과기정통부, 반도체 설계전공 학생 실무역량 지원 서비스 강화 |
- 학생들이 스스로 설계한 칩을 공공 시설(인프라)을 활용해 제작‧검증하는 것을 지원 |
□ 과학기술정보통신부(이하 ‘과기정통부’) 고서곤 연구개발정책실장은 7월 13일(수) 대전 한국전자통신연구원(ETRI)에서 공공분야 나노‧반도체 인프라 관계자 및 반도체 설계 교육 전문가와 반도체 설계분야 인재양성 고도화 방안에 대해 논의 하였다.
□ 이번 논의의 장은 반도체 설계인력 양성의 양적 확대뿐만 아니라 질적 수준의 제고 차원에서 학생들이 스스로 설계한 칩을 공공 인프라를 활용해 제작‧검증하는 것을 지원하여 설계-제작-검증 경험을 두루 갖춘 실무인재를 양성하기 위한 방안을 모색하기 위해 추진되었다.
ㅇ 그 간, 반도체 설계인력을 양성함에 있어 설계 이론 및 자동설계프로그램(EDA Tool) 활용 등에서 끝나 실제 칩으로 제작되었을 때 본인의 의도대로 설계되었는지 확인할 수 있는 기회가 많이 부족하였다.
ㅇ 이에 과기정통부는 기존에 구축된 공공분야의 반도체 제작 인프라를 활용하여, 매년 약 400명의 설계전공 학생들에게 교육용 칩 제작을 지원하겠다는 목표를 제시하면서 이를 위한 노후‧공백 장비 고도화와 기관 간 긴밀한 연계 시스템도 함께 구축하겠다고 밝혔다.
* CMOS 공정 지원 및 인프라 고도화, 연계구축(’23~’27, 예산반영 추진 중)
<설계검증 서비스 개요> | |||||||||
| |||||||||
| 검증용 칩제작 요구 |
| 칩제작 요구 접수 |
| 공정정보/ 설계규칙 배포 |
| 설계 DB 수령 |
|
|
|
|
|
|
| |||||
|
|
|
|
|
|
|
|
| |
| 검증용 칩 배포 |
| 웨이퍼 검증 |
| 칩 제작 |
| DB 취합/검토 |
| |
|
|
|
|
| |||||
| |||||||||
□ 고서곤 연구개발정책실장은 한국전자통신연구원의 반도체 실험실(팹)을 둘러보며, 6인치 웨이퍼(Wafer) 기반 0.5㎛ CMOS* 공정 관련 기술 및 장비 여건 등을 점검하고, 현장 연구자 및 장비 엔지니어의 설명을 청취하였다.
* 금속산화막 반도체 : 집적회로의 한 종류로, 마이크로프로세서나 SRAM 등의 디지털 회로를 구성하는데 활용
ㅇ 이어진 간담회에서는 한국전자통신연구원 노태문 센터장의 다중 프로젝트 웨이퍼(MPW)* 제작지원 관련 현황보고와 함께, 과기정통부에서 반도체 설계인력 고도화를 위한 설계검증 지원 방향에 대한 발표를 진행하였다.
* 다중 프로젝트 웨이퍼 : 웨이퍼 한 장에 여러 개의 연구개발(R&D)용 칩 시제품을 올려 제작하는 서비스
□ 고서곤 연구개발정책실장은“반도체와 같은 첨단산업의 경쟁력을 확보하기 위한 핵심은 고급 인재의 확보”라면서,
ㅇ“우리나라가 시스템반도체에서 영향력을 강화하여 유의미한 성과를 거두기 위해 정부가 해야 할 가장 중요한 부분 중 하나는 기업이 원하는 정예 설계 인력의 충분한 양성”이라고 강조하고,
ㅇ“과기정통부는 앞으로 반도체 등 첨단기술 분야의 전문인력 양성을 위해 현장과 끊임없이 소통하며, 필요한 부분을 지원하기 위해 노력하겠다”라고 밝혔다. 끝.
