과학기술정보통신부 공고 제 2024 – 0061호

2024년도 차세대지능형반도체기술개발(소자)사업
(신소자원천) 신규과제 공모

과학기술정보통신부에서는 기존 반도체 한계를 넘어서는 초저전력·초고성능의 차세대 지능형반도체 원천기술 확보를 위하여 「차세대지능형반도체기술개발(소자)」(신소자원천) 사업의 2024년도 신규과제 선정계획을 아래와 같이 공고하오니 연구자분들의 많은 관심과 참여 바랍니다.

2024년 1월 30일

<주무부처> 과학기술정보통신부  장관    이  종  호

<전문기관>      한국연구재단 이사장    이  광  복

1. 사업개요

□ 사업목적

ㅇ 기존 반도체 한계를 넘어서는 초저전력‧초고성능의 미래 반도체 신소자 핵심 원천기술 및 집적기술 개발

□ 사업내용

ㅇ 시스템 반도체의 소모 전력 및 연산 효율을 획기적으로 개선하기 위해 현재 경쟁국에서 본격적으로 시도하고 있지 않은 신소자 핵심요소 기술 개발

분 야	내 용
신소자원천기술	초저전력, 고성능 목표 구현을 위한 CMOS 공정 정합성을 가진 다양한 원리*의 신소자 기술개발 지원(年 10억원 내외) * 초저전압, 3차원집적, 로직-메모리융합, 신소자기반아키텍처(미세제어전류와 다른 5개 분류가 융합되어 있는 성격의 과제), 배선융합, 두뇌모사 등

2. 지원내용

□ 지원 분야

RFP 번호	과제제안요구서(RFP) 명	선정과제 수
1	CMOS 호환형 저전류/자가정류 멤리스터 어레이 및 단일회로 집적기술 개발	1
2	가변 임계전압을 이용한 2 단자 기반 고집적 메모리 소자 개발	1
3	3차원 집적이 가능한 하프니아 3D 메모리 소자 기반의 인-메모리 컴퓨팅 (CIM) 아키텍처 기술 개발	1
4	후면 전력 공급이 적용된 Complementary FET (C-FET) 개발
5	저전력 3D 집적 2T-DRAM 소자 어레이 기술 개발	1
6	저항변화 소자 기반 1,000 TOPS/W 급 3차원 구조 하드웨어 인공신경망 개발	1
7	스파이킹 신경망 연산가속용 신소자 기반 뉴로모픽 이벤트 프로세싱 시스템 개발	1
합계		6

※ 7개 RFP 중 원천기술 아이디어 확보를 위하여 차세대 메모리 주제는 경쟁형으로 진행하여 최종 6개의 과제 선정 예정(단, 개별 RFP당 최대 선정과제 수는 1개이며, 평가점수 미달 과제에 대해서는 선정되지 않을 수 있음.)

□ 지원기간 및 연구비 규모

ㅇ 과제형식 : 단위과제(필요시 공동, 위탁 포함 가능)

ㅇ (과제당)연구비 및 연구기간

구분		지정공모형 (34개월)	품목지정형 (34개월)	품목지정형 (58개월)
총	34개월/58개월	52.71억 원 내외	26.63억 원 내외	44.63억 원 내외
1차년도	10개월 (‘24.3.1.∼ ‘24.12.31.)	15.51억 원 내외	7.83억 원 내외	7.83억 원 내외
2차년도	12개월 (‘25.1.1.∼ ‘25.12.31.)	18.6억 원 내외	9.4억 원 내외	9.4억 원 내외
3차년도	12개월 (‘26.1.1.∼ ‘26.12.31.)	18.6억 원 내외	9.4억 원 내외	9.4억 원 내외
4차년도	12개월 (‘27.1.1.∼ ‘27.12.31.)	-	-	9.4억 원 내외
5차년도	12개월 (‘28.1.1.∼ ‘28.12.31.)	-	-	9.4억 원 내외

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

3. 신청자격 및 신청제한

□ 연구개발기관의 자격

ㅇ ｢국가연구개발혁신법｣ 제2조 제3호에 따른 기관 및 단체

ㅇ 단 기업의 경우, 「기초연구진흥 및 기술개발지원에 관한 법률」제14조의2 제1항에 따라 인정받은 기업부설 연구소 또는 연구개발전담부서를 보유한 기관 및 단체

혁신법 제2조(정의) 3. "연구개발기관"이란 다음 각 목의 기관ㆍ단체 중 국가연구개발사업을 수행하는 기관ㆍ단체를 말한다.

가. 국가 또는 지방자치단체가 직접 설치하여 운영하는 연구기관

나. 「고등교육법」 제2조에 따른 학교(이하 "대학"이라 한다)

다. 「정부출연연구기관 등의 설립ㆍ운영 및 육성에 관한 법률」 제2조에 따른 정부출연연구기관

라. 「과학기술분야 정부출연연구기관 등의 설립ㆍ운영 및 육성에 관한 법률」 제2조에 따른 과학기술분야 정부출연연구기관

마. 「지방자치단체출연 연구원의 설립 및 운영에 관한 법률」 제2조에 따른 지방자치단체출연 연구원

바. 「특정연구기관 육성법」 제2조에 따른 특정연구기관

사. 「상법」 제169조에 따른 회사

아. 그 밖에 대통령령으로 정하는 기관ㆍ단체

시행령 제2조(연구개발기관) ① 「국가연구개발혁신법」(이하 "법"이라 한다) 제2조제3호아목에서 "대통령령으로 정하는 기관ㆍ단체"란 다음 각 호의 기관ㆍ단체를 말한다.

1. 「중소기업기본법」 제2조에 따른 중소기업

2. 「민법」 또는 다른 법률에 따라 설립된 비영리법인

② 연구개발기관의 종류는 다음 각 호로 구분한다.

1. 주관연구개발기관: 연구개발과제를 주관하여 수행하는 연구개발기관

2. 공동연구개발기관: 주관연구개발기관과의 연구개발과제협약에 따라 연구개발과제를 분담하여 공동으로 수행하는 연구개발기관

3. 위탁연구개발기관: 주관연구개발기관으로부터 연구개발과제의 일부(특수한 전문지식 또는 기술이 필요한 부분으로 한정한다)의 위탁을 그 소관 중앙행정기관의 장의 승인을 받아 수행하는 연구개발기관

ㅇ ｢기초연구진흥 및 기술개발지원에 관한 법률｣ 제14조 제1항에서 정하는 기관 및 단체

제14조(특정연구개발사업의 추진) ① 과학기술정보통신부장관은 기초연구의 성과 등을 바탕으로 하여 국가 미래 유망기술과 융합기술을 중점적으로 개발하기 위한 연구개발사업(이하 "특정연구개발사업"이라 한다)에 대하여 계획을 수립하고, 연도별로 연구과제를 선정하여 이를 다음 각 호의 기관 또는 단체와 협약을 맺어 연구하게 할 수 있다. 이 경우 제2호의 기관 중 대표권이 없는 기관에 대하여는 그 기관이 속한 법인의 대표자와 협약할 수 있다.  <개정 2013. 3. 23., 2015. 3. 11., 2016. 3. 22., 2017. 7. 26.>

1. 제6조제1항 각 호에 해당하는 기관

2. 제14조의2제1항에 따라 인정받은 기업부설연구소 또는 연구개발전담부서

3. 「산업기술연구조합 육성법」에 따른 산업기술연구조합

3의2. 「협동연구개발촉진법」 제2조제3호에 따른 과학기술인 협동조합

4. 「나노기술개발 촉진법」 제7조에 따른 나노기술연구협의회

5. 「민법」 또는 다른 법률에 따라 설립된 과학기술분야 비영리법인 중 연구 인력ㆍ시설 등 대통령령으로 정하는 기준에 해당하는 비영리법인

6. 「의료법」에 따라 설립된 의료법인 중 연구 인력ㆍ시설 등 대통령령으로 정하는 기준에 해당하는 의료법인

6의2. 「1인 창조기업 육성에 관한 법률」 제2조에 따른 1인 창조기업으로서 연구 인력 및 시설 등 대통령령으로 정하는 기준을 충족하는 기업

7. 그 밖에 연구 인력ㆍ시설 등 대통령령으로 정하는 기준에 해당하는 국내외 연구 기관 또는 단체 및 영리를 목적으로 하는 법인

ㅇ ｢과학기술정보통신부 소관 과학기술분야 연구개발사업 처리규정｣ 제15조 제2항

제15조(협약의 체결) ② 주관연구개발기관이「기초연구진흥 및 기술개발지원에 관한 법률」제14조의2제1항에 따른 기업부설연구소로서 대표권이 없는 경우 연구개발과제는 주관연구개발기관의 책임 하에 수행하되 협약은 그 기관이 속한 법인의 대표자와 체결할 수 있으며, 그 대표자는 해당 연구개발과제에 대한 권리와 의무를 갖는다.

□ 연구책임자의 자격

ㅇ ｢국가연구개발혁신법｣ 제2조 제3호에서 정하는 기관 및 단체에 소속된 연구자

ㅇ ｢국가연구개발혁신법｣ 제6조 및 제7조의 요건을 갖춘 자

제6조(연구개발기관의 책임과 역할) 연구개발기관은 이 법의 목적을 달성하기 위하여 다음 각 호의 사항을 성실히 이행하여야 한다.

1. 연구개발 역량 강화 및 연구개발의 효율적인 추진을 위하여 노력할 것

2. 소속 연구자가 우수한 연구개발성과를 창출할 수 있도록 연구지원에 최선을 다할 것

3. 소속 연구자의 고유의 연구개발 외 업무 부담이 과중하지 아니하도록 배려할 것

4. 소유하고 있는 연구개발성과가 신속ㆍ정확하게 권리로 확정되고 효과적으로 보호될 수 있도록 노력할 것

5. 소유하고 있는 연구개발성과가 경제적ㆍ사회적으로 널리 활용될 수 있도록 노력할 것

6. 연구개발성과 창출ㆍ활용에 기여한 소속 연구자에게 보상하도록 노력할 것

7. 소속 연구자가 제7조에 따른 책임과 역할을 다할 수 있도록 필요한 조치를 할 것

제7조(연구자의 책임과 역할) ① 연구자는 이 법의 목적을 달성하기 위하여 다음 각 호의 사항을 성실히 이행하여야 한다.

1. 자율과 책임을 바탕으로 성실하게 국가연구개발활동을 수행할 것

2. 국가연구개발활동을 수행할 때 도전적으로 자신의 능력과 창의력을 발휘하되, 그 경제적ㆍ사회적 영향을 고려할 것

3. 연구윤리를 준수하고 진실하고 투명하게 국가연구개발활동을 수행할 것

② 연구개발과제를 총괄하는 연구자(이하 "연구책임자"라 한다)는 그 연구개발에 참여하는 연구자가 연구개발 활동에 전념할 수 있도록 배려하여야 한다.

ㅇ 단 기업의 경우, 「기초연구진흥 및 기술개발지원에 관한 법률」제14조의2 제1항에 따라 인정받은 기업부설 연구소 또는 연구개발전담부서를 보유한 기관 및 단체에 소속된 연구자

□ 신청제한 사항

ㅇ (참여제한 중인 자) 국가연구개발사업 참여제한 중인 자는 신청할 수 없음  단, 신청 마감일 전일에 참여제한이 종료된 자는 과제 신청 및 수행 가능

※ 관련 : 「국가연구개발혁신법」제32조 및 「동법 시행령」제59조 제1항

ㅇ (연구개발과제 수의 제한-3책 5공) 모든 연구자의 국가연구개발사업에 동시에 참여할 수 있는 연구개발 과제 수는 5개 이내로 하며, 이 중 주관연구개발기관의 연구책임자로 수행할 수 있는 과제 수는 최대 3개임 (관련 :「국가연구개발혁신법 시행령」제64조)

※ 총괄/세부주관연구과제로 구성된 경우 과제를 구성하는 각 세부주관연구과제가 주관연구개발기관에 해당함(공동연구과제, 위탁연구과제를 수행하는 기관은 주관연구개발기관에 해당하지 않음)

시행령 제64조(연구개발과제 수의 제한) ① 중앙행정기관의 장은 법 제35조제1항에 따라 연구자가 동시에 수행할 수 있는 연구개발과제 수를 최대 5개로, 그 중 연구책임자로서 동시에 수행할 수 있는 연구개발과제 수를 최대 3개로 제한할 수 있다.

② 중앙행정기관의 장은 제1항에 따른 연구개발과제 수를 산정할 경우 다음 각 호의 어느 하나에 해당하는 연구개발과제는 그 수에 포함하지 않고 산정할 수 있다.

1. 제9조제2항 또는 제10조제2항에 따른 연구개발계획서의 제출 마감일부터 6개월 이내에 수행이 종료되는 연구개발과제

2. 사전 조사, 기획·평가연구 또는 시험·검사·분석에 관한 연구개발과제

3. 연구개발과제의 조정 및 관리를 목적으로 하는 연구개발과제

4. 연구개발을 주목적으로 하지 않는 기반 구축 사업, 고등교육재정지원사업, 인력 양성 사업 및 학술활동사업 관련 연구개발과제

5. 법 제4조제1호에 해당하는 사업 관련 연구개발과제

6. 다음 각 목의 어느 하나에 해당하는 연구개발기관이 중소기업과 공동으로 수행하는 연구개발과제로서 과학기술정보통신부장관이 관계 중앙행정기관의 장과 협의하여 그 연구개발비를 별도로 정하는 연구개발과제

가. 법 제2조제3호나목부터 바목까지의 규정에 해당하는 연구개발기관

나. 「산업기술혁신 촉진법」 제42조에 따른 전문생산기술연구소

7. 그 밖에 연구개발 촉진 등을 위하여 연구개발과제 수에 포함하지 않고 산정할 필요가 있어 국가과학기술자문회의의 심의를 거친 연구개발과제

국가연구개발사업 동시수행 연구개발과제 수 제한 기준(고시)

제4조(참여연구원 기준) ① 영 제2조제2항가목에 따른 주관연구개발기관의 책임자는 영 제59조에 따른 연구책임자로 보고, 주관연구개발기관의 책임자 외 연구개발과제에 참여하는 연구자(이하 “참여연구원”이라 한다)는 영 제59조에 따른 연구책임자가 아닌 연구자로 본다.

② 영 제2조제2항나목에 따른 공동연구개발기관의 책임자와 책임자 외 참여연구원은 영 제59조에 따른 연구책임자가 아닌 연구자로 본다.

③ 영 제2조제2항다목에 따른 위탁연구개발기관의 책임자와 책임자 외 참여연구원은 영 제59조에 따른 연구자로 보지 아니한다.

ㅇ (인건비 계상률) 연구책임자를 포함하여 모든 연구자가 수행중인 국가연구개발사업 과제의 총 인건비계상률이 100%*를 초과하여 신청할 수 없음

* 정부출연(연) 및 특정연구기관 등 130%

ㅇ (유사과제 신청 제한) 기존에 유사과제를 수행하거나 참여하고 있는 경우는 신청을 지양하고, 신청하고자 하는 연구계획과 기 지원된 국가연구개발과제(타부처 포함)와의 차별성을 과제 신청 전 반드시 개별 확인

※ 방법 : www.ntis.go.kr 로그인 → 과제참여․관리 → 차별성 검토

- 기존 국가연구개발사업 과제와 중복 과제로 판명 시 선정에서 제외

ㅇ (중복 신청 제한) 연구책임자(주관/공동/위탁)는 각 과제제안요구서(RFP) 1개당 1개의 과제만 신청할 수 있음

- 중복신청자가 포함된 모든 과제는 평가 대상에서 제외되며, 중복 신청 과제가 공동/위탁연구개발기관인 경우에도 상위 주관(단위)연구개발기관을 포함하여 평가에서 제외

ㅇ (과제구성 제한) 동일과제 내 주관연구개발기관, 공동연구개발기관, 위탁연구개발기관은 모두 다른 기관으로 구성해야 함

* 동일기관 여부: 법인등록번호 기준으로 판단(협약 시, 법인인증서 사용)

※ 사업자등록번호는 다르나, 법인번호가 같은 기관의 경우, 동일기관으로 협약체결 불가함

- 주관, 공동, 위탁연구개발기관이 동일기관으로 구성된 모든 과제는 상위 주관(단위)연구개발기관을 포함하여 평가 대상에서 제외

연구개발기관 구분	사례1	사례2	사례3	사례4	사레5
주관연구개발기관	A기관	A기관	A기관	A기관	A기관
공동연구개발기관1	B기관	A기관	B기관	B기관	B기관
공동연구개발기관2	C기관	B기관	B기관	C기관	C기관
위탁연구개발기관	D기관	D기관	C기관	A기관	B기관
사례별 신청 가능 여부	가능	불가능	불가능	불가능	불가능

□ 차세대지능형반도체기술개발(소자)사업 신규지원 제한사항

- 단위(주관)과제 기준 1인 1책으로 신청 제한(단, 공동/위탁참여에는 제한 없음)

※ 신소자원천분야 7개 신규 RFP 중 1개만 신청 가능

- 해당 사업*을 기 수행중인 단위(주관) 연구책임자는 신청 불가

* 신개념소자기초기술, 신소자원천기술, 신소자집적·검증 모두 포함(단 ’21년 선정되어 ’24년 종료예정인 과제의 단위(주관) 연구책임자는 신규과제 신청 가능)

※ 공동/위탁연구책임자는 신청 가능

4. 신청방법 및 제출서류

□ 신청방법 및 절차   ※ 세부사항은 별첨 세부사업 신청요강을 반드시 확인

ㅇ 범부처통합연구지원시스템(IRIS, https://www.iris.go.kr)에 연구책임자가 로그인하여 온라인 입력정보 작성 및 연구계획서 등 탑재 후 주관연구기관 확인·승인

* (1) 연구개발계획서 1개 파일(HWP)과 (2) 기타증빙 1개 파일(PDF)로 각각 업로드

(공동/위탁은 주관(단위)과제 연구개발계획서에 같이 작성, 별도 연구계획서 제출 불필요)

접수 전 필수 이행사항			신청				연구과제 신청완료
연구(책임)자가 NRI 가입, 연구자전환 동의 및 정보 등록․갱신 (학력, 경력 등)	IRIS 기관등록, 기관총괄담당자 신청(기관담당자 권한 부여), 기관대표자 등록 등		온라인 입력정보 작성 및 연구계획서 등 등록		주관연구기관의 온라인 등록사항 확인・승인
□ 연구자	□ 주관연구기관		연구책임자		주관연구기관장

※ 접수 전 소속기관의 연구관리 담당자에게 주관연구기관 승인 가능여부를 반드시 확인 요망

▸IRIS를 통한 과제신청을 위해 접수 전 필수 이행사항이 있으니 과제신청에 문제가 없도록 사전에 준비하여 주시기 바랍니다.

▸관련 문의(IRIS 문의처): IRIS 콜센터 1877-2041 또는 IRIS 홈페이지 사용문의 게시판

※ 세부내용은 [별첨] 연구개발과제 접수 전 필수 이행사항(KISTEP IRIS운영단), IRIS 회원가입(연구자 전환) 및 연구자정보 등록 매뉴얼 참조

□  (연구자) ① IRIS 회원가입, ② IRIS 내 NRI(국가연구자정보시스템)로 이동하여 연구자전환 동의(국가연구자번호 발급), ③ NRI 내 학력/경력* 및 주요 연구수행 실적** 정보 등록 필수

* 경력정보에서 근무(소속)부서 등록 필수

** 최근 5년간 수행완료 과제, 수행 중/신청 중 과제 목록 작성

※ ① 및 ②: 연구책임자 포함 참여연구자 전원 필수(학생인건비 통합관리 기관의 학생연구자는 제외), ③: 연구책임자만 필수

□  (주관연구기관) IRIS 기관등록, 기관총괄담당자 신청(기관담당자 권한부여), 기관대표자 등록 등

※ 기관대표자 및 기관(총괄)담당자도 IRIS 회원가입 및 연구자전환 동의(국가연구자번호 발급)가 필수이며, 대표자 정보 미등록 시 연구자가 과제접수를 완료할 수 없으므로, 반드시 신청기간 시작 전까지 필수 이행사항 조치 필요

※ 기관보유 시설장비 입력 : NRI에 등록된 시설장비를 선택하여 추가

- 시설장비 등록방법 : 기관총괄담당자 로그인 >[R&D고객센터]>[보유장비정보] 메뉴에서 등록

< 주관연구기관 선택 유의사항 > ※ 세부내용은 [별첨] 주관연구기관 선택 및 승인권한 관련 안내 참조

- 과제신청 시 주관연구기관은 <00대학교 산학협력단>이 아닌, <00대학교>로 신청요망

- <00대학교>의 기관정보(기관대표자 등록, 기관총괄담당자 신청, 기관담당자 승인권한 부여 등) 등록 필수

- 승인권한은 산학협력단 기관담당자가 산학협력단 과제뿐만 아니라 본교명(00대학교)으로 신청한 과제까지 모두 승인 가능

※ 현재 <00대학교 산학협력단>으로만 기관정보(대표자 및 기관총괄담당자 등)가 등록되어 있고, 접수마감까지 시간이 촉박하여 <00대학교>로 정보를 변경하여 신청하기가 어려울 경우 <00대학교 산학협력단>으로도 신청가능

ㅇ 과제 접수 매뉴얼 참조 : 범부처통합연구지원시스템(http://www.iris.go.kr) 로그인 → R&D업무포탈 클릭 및 접속 → R&D 고객센터 → IRIS 사용 매뉴얼 → [IRIS R&D 통합업무포털-연구자용] 접수 매뉴얼 다운로드

※ 접수 매뉴얼 미숙지로 인한 접수 오류의 귀책은 신청자에게 있음

ㅇ 연구개발계획서의 작성이 완료되면, 화면 우측상단의 ‘최종확인’ 완료 이후 ‘제출’이 가능함. 제출된 연구개발계획서는 추가 수정 또는 삭제 불가

□ 제출서류  ※ 상세내용은 별첨 1. 신청요강 참조

ㅇ 신규과제 연구개발계획서(HWP)

ㅇ 신규과제 기타증빙(PDF) ※ 서명 후, 스캔본 제출 요망

□ 연구계획서 분량 제한

ㅇ 목차 1. 연구개발과제의 필요성 ~ 5. 연구개발성과의 활용방안 및 기대 효과 까지 내용을 과제 규모에 따라 아래 분량에 맞춰 작성

12개월 기준 정부지원연구개발비 규모	주관(단위) 과제 기준 계획서 분량
연 5억원 이상 20억원 미만	50P

※ 제한 분량 미준수시 평가 결과에 불이익이 있을 수 있음

5. 신청기간 및 신청 시 유의사항(※신청요강 내 상세 안내 필독 요망)

□ 신청기간

구 분	내 용
연구책임자 신청 기간 (신청마감일)	2024. 2. 14(수) ~ 2. 28(수) 18:00까지
주관연구기관(연구수행기관) 검토·승인기간	2024. 2. 14(수) ~ 2. 29(목) 18:00까지
신청 절차	연구자 접수 ▷ 주관연구기관 승인 ▷ 신청 완료

※ 연구책임자는 신청마감일까지 계획서 등록 및 기관검토 요청을 필히 완료해야 하며, 연구책임자의 신청사항에 대해 주관연구기관장의 승인이 완료되어야 신청접수가 최종 완료되는 것임.

ㅇ 연구책임자: [연구책임자 신청 기간] 내에 계획서 등록(신청완료) 및 기관검토 요청까지 반드시 모두 완료하는 것을 원칙으로 함

ㅇ 연구수행기관: [연구수행기관 검토·승인 기간] 내에 연구자가 신청 완료한 계획서에 대한 검토 및 승인을 완료해야 함 (단, 연구책임자 신청 기간에도 미리 검토․승인 가능함)

ㅇ 기간 내에 신청 완료되지 않은 과제에 대한 구제는 절대 불가하며, 계획서 업로드 시 작성 오류가 빈번하므로(유효성검증 오류 등) 연구자 신청마감 최소 5일 전까지 업로드를 권장

□ 신청 시 유의사항

ㅇ 응모자가 없거나 신규 선정과제 수 이하로 접수된 경우에 10일 이상 재공고함

ㅇ 연구데이터 관리계획(DMP, Data Management Plan) 등 필수작성 붙임 및 별첨 미작성, 미제출 시 평가 제외(요건탈락)

ㅇ 사업공고, 과제제안요구서(RFP) 등을 충족하는 과제가 없을 경우에 선정하지 않을 수 있음

ㅇ 마감일 이후 신청서 제출, 제출서류 미비, 타 과제와의 연구내용 중복, 신청자격 부적격 등의 경우에 평가에서 제외 가능

ㅇ 평가위원회·추진위원회 의견 등에 따라서 과제 목표 및 내용, 과제 구성, 연구비, 연구기간 등 조정 가능

ㅇ 단계평가 결과에 따라 연구개발과제를 보완ㆍ변경ㆍ중단하거나 연구개발비를 감액ㆍ증액 등 가능

ㅇ 각종 증빙자료의 기산일은 공고일 기준임(단, 참여제한의 경우 신청마감일 전일을 기준으로 함)

ㅇ 사실과 다른 내용을 연구계획서, 별첨자료 등에 기재한 경우 제재(선정 취소 등) 가능

ㅇ 본 공고문에서 정하지 않은 사항은 관련 법령 및 규정에 의함

※ ｢과학기술기본법｣, ｢기초연구진흥 및 기술개발지원에 관한 법률｣, ｢국가연구개발혁신법｣, ｢국가연구개발혁신법 시행령｣, ｢과학기술정보통신부 소관 과학기술분야 연구개발사업 처리규정｣ 등

ㅇ 본 공고문은 추후 공고 기간 내 수정사항이 발생할 수 있으며 수정사항이 발생할 경우, 별도 공지 예정

ㅇ (해당 시) 3천만원~1억원 연구장비 구입 계획 시 연구장비도입 심의요청서 제출

※ 1억원 이상 연구 장비는‘국가연구시설·장비심의위원회’별도 심의 신청 필수

※ 계획서 상 ‘연구시설·장비 구축·운영 계획‘에 관련 내용 명시

ㅇ (해당 시) 주관기관 또는 공동연구개발기관이 기업인 경우「국가연구개발혁신법 시행령」제19조3항에 따라 기관부담연구개발비를 부담하여야 함

6. 선정평가 ※ 선정평가계획 수립 시 일부 변경 가능

□ 평가기본방향

ㅇ 제출서류에 대한 전문가 서면검토 후 발표평가 추진

- 필요시, 서면평가를 통해 지원규모의 2배수 내외의 발표평가 후보과제 선정 가능

ㅇ 평가점수가 60점미만인 경우 탈락 처리. 다만, 접수된 과제 수가 신규 선정과제 수 이하인 경우에는 평가점수 70점미만을 탈락 처리

ㅇ 별도의 가점 및 감점 부여 기준을 적용하지 않음

ㅇ 발표평가를 원칙으로 하되, 감염병 확산 방지 등 필요한 경우 비대면 평가(화상평가, 온라인 서면평가)로 대체할 수 있음(해당시 별도 공지 예정)

□ 평가방법 : 발표평가 (연구책임자 발표 및 질의응답)

※ 발표시간 등 세부일정은 접수마감 이후 평가계획 확정 후에 개별 안내 예정

□ 평가절차

①사전검토		②서면검토		③발표평가		④전문기관 검토 및 사업추진위 심의		⑤최종선정 및 이의신청
응모자격 및 제출서류의 적절성 검토․보완	➡	평가위원별 연구계획서 검토	➡	위원별 개별평가 (과제별 평가점수 부여)	➡	평가결과 심의 및 조정/보고	➡	평가결과 선정 공고 및 이의신청 접수
한국연구재단		평가위원회		평가위원회		한국연구재단/ 과기정통부		과기정통부/ 한국연구재단

ㅇ (사전검토)「국가연구개발혁신법 시행령」제11조에 따라 선정평가 대상인 기관․단체․연구자가 참여제한 대상이 아니고 신청자격을 구비했는지 확인

혁신법 제10조(연구개발과제 및 수행 연구개발기관의 선정) ① 중앙행정기관의 장은 연구개발과제 수행을 신청한 기관ㆍ단체ㆍ연구자에 대하여 제32조에 따른 참여제한 대상 여부 등 대통령령으로 정하는 사항을 사전에 검토하여야 한다.

시행령 제11조(연구개발과제 및 연구개발기관에 대한 사전검토) 법 제10조제1항에서 "대통령령으로 정하는 사항"이란 연구개발과제 수행을 신청한 기관ㆍ단체ㆍ연구자에 대한 다음 각 호의 사항을 말한다.

1. 법 제32조제1항에 따른 참여제한 해당 여부

2. 제9조제1항제2호가목에 따른 신청 자격의 적합 여부

ㅇ (전문가 평가) 서면검토 → 발표평가, 위원별로 평가점수를 부여하는 개별평가

※ 과제별 최종 평가점수는 평가위원들이 부여한 점수 중에 최고점과 최저점을 1개씩 제외한 점수의 산술평균값으로 도출(소수점 셋째 자리에서 반올림)

□ 평가항목 및 배점

평가항목	세부항목 및 지표		배점
기술성 (70)	도전성 및 창의성	개발 기술의 창의성 및 원천성	40
		개발 기술 목표의 구체성, 명확성	30
연구역량 (20)	책임자 등 조직 역량	연구팀 구성의 우수성 - (공통) 연구책임자 및 연구진 구성의 우수성 - (공동과제 구성시) 공동과제 구성의 타당성 포함	10
	주관기관 의지	연구기반 구축 및 주관연구기관의 지원 의지 - 인프라 및 지재권 출원 등록비 예산 지원 의지 등	10
파급성 (10)	파급효과	기대되는 기술의 파급성 및 탁월성 - 사회․경제적 가치창출 가능성	10

※ 동점과제의 경우, 높은 배점의 평가항목 평가점수가 높은 순으로 우선순위 부여(기술성 → 연구역량 → 파급성)

□ 차별성 검토

ㅇ 국가과학기술지식정보서비스(NTIS, www.ntis.go.kr) 및 전문가 검토를 통해 신청과제에 대한 차별성 검토

※ 관련 규정 : 국가연구개발혁신법 시행령 제12조 제3항

시행령 제12조(연구개발과제 및 연구개발기관에 대한 선정평가)  ③ 중앙행정기관의 장은 제2항제1호에 따른 차별성을 검토하는 경우 선정평가 대상 연구개발과제와 다른 연구개발과제 간에 다음 각 호의 사항이 있는지를 평가해야 한다.

1. 경쟁 또는 상호보완의 필요성

2. 연구개발 주제ㆍ목표ㆍ수행방식의 차이점

7. 기타사항

□ (특이사항) 다부처 사업의 특성을 감안하여 분야간 연계·협력을 위해 별도의 사업단(차세대지능형반도체사업단)과 전문기관 간 역할분담을 통한 사업운영 진행

ㅇ 과제 수행 자문, 과제 진도 점검 및 성과관리는 차세대지능형반도체 사업단에서 담당

※ 붙임 2. 차세대지능형반도체기술개발(소자)사업 개요 참조

□ (假선정제도 운영) 평가위원회에서 최종협약 전 연구목표 및 내용 일부를 보완할 필요가 있다고 인정한 과제에 대해서는 PM과 연구자간 심층논의를 통해 연구계획서를 수정·보완하는 상세계획단계 추가 수행

□ 연구개발과제의 성실 수행

ㅇ 연구개발과제에 참여하는 연구자는 연구노트(연구개발과제 수행 과정과 연구개발성과를 기록한 자료를 말한다)를 작성하고 관리하여야 함

국가연구개발사업 연구노트 지침

제8조(연구노트의 작성) ① 연구개발기관의 장은 연구개발과제의 협약(법 제4조제1호에 따른 다른 법률에 따라 직접 설립된 기관의 기본사업의 경우에는 해당 기관의 자체규정을 말한다)으로 정하는 바에 따라 소속 연구자가 연구노트를 작성하도록 관리하여야 한다. 이 경우, ~ 중략 ~ 인문․사회분야, 인력양성, 기반구축 등 연구노트 작성의 필요성이 크지 아니하다고 인정하는 연구개발과제의 경우에 법 제12조제4항에 따른 연차보고서 또는 제12조제5항에 따른 최종보고서(같은 항에 따른 단계보고서를 포함한다) 등의 작성을 연구노트 작성으로 볼 수 있다.

□ (인체유래물 이용 시) 기관생명윤리위원회(IRB) 심의 의무화

ㅇ「생명윤리 및 안전에 관한 법률」에 따라 인간대상연구* 및 인체유래물연구 수행 연구자는 연구계획서 제출 후 협약 체결 이전까지 기관생명윤리위원회(IRB)의 심의를 받아야 함

* 인간대상연구란 사람을 대상으로 물리적으로 개입하거나 의사소통, 대인접촉 등의 상호작용을 통하여 수행하는 연구, 또는 개인을 식별할 수 있는 정보를 이용하는 정보로써 보건복지부령으로 정하는 연구 (생명윤리 및 안전에 관한 법률 제2조)

ㅇ 각 소속기관(대학 등)에서 IRB에 관련 사항 확인

- IRB 심의결과 제출‧관리 등은 연구자와 주관연구기관(IRB 포함)에서 담당

※ 전문기관은 필요 시 주관연구기관을 통해 IRB 심의여부 결과(심의결과서 및 심의면제확인서 등) 관리 현황 등을 제출 받아 확인

ㅇ 소속기관 IRB 이용이 곤란할 경우 국가생명윤리정책연구원의 공용 IRB에 확인

※ 문의처 : 국가생명윤리정책연구원(02-737-8970~1)

□ (인체유래물 이용 시) 국립중앙인체자원은행 인체유래물 이용 안내

ㅇ 질병관리본부 국립중앙인체자원은행으로부터 인체유래물*을 분양받아 연구에 이용하려는 연구자는 반드시 담당 부서(질병관리본부 생물자원은행과(분양대표전화 1661-9070))에 사전 확인 후 자원 활용이 가능한 과제에 한해 신청해야 함.

* 인체유래물 : 혈청, 혈장, 소변, 혈액유래 DNA, LCL, LCL유래 DNA 등

□ (LMO 이용 시) 유전자변형생물체(LMO) 연구시설 및 수입 신고

ㅇ 유전자변형생물체(LMO)를 이용하는 연구자는 유전자 변형생물체의 국가 간 이동 등에 관한 법률에 따라 관련 절차를 이행해야 함.

ㅇ 시험․연구용 LMO 정보시스템(https://www.lmosafety.or.kr/mps)확인

□ (해당 시) 생명연구자원(소재+데이터) 기탁․등록 의무 이행

ㅇ 본 과제 선정 시, 산출되는 생명자원(생물자원 및 생명정보)을 ｢생명연구자원의 확보·관리 및 활용에 관한 법률｣, ｢국가연구개발혁신법 시행령 제33조｣ 등에서 정하는 바에 따라 기탁·등록 의무를 이행하여야 함

※ 생명연구자원 빅데이터 구축전략(’20.5.)에 따라 전문기관은 과제 점검 및 평가 시 등록 현황을 관리할 수 있음

□ (필수) 연구데이터 관리

ㅇ 본 과제 선정 시, ｢국가연구개발 정보처리 기준｣에서 정하는 바에 따라 연구데이터의 생산·보존·관리 및 공동활용 등에 관한 계획인 ‘데이터관리계획’ 수립 및 제출 의무 이행 필수(계획서 첨부 양식)

※ 연구데이터란 연구개발과제 수행 과정에서 실시하는 각종 실험, 관찰, 조사 및 분석 등을 통하여 산출된 사실 자료로서 연구결과의 검증에 필수적인 데이터를 말함

- 선정평가-최종평가 등 평가단계별로 연구데이터 관리계획(DMP)를 점검하고 평가위원회에서 수정‧보완을 요청한 경우 이를 반영하여야 함

- 연구책임자가 DMP에 명시한 시점, 장소, 기간, 포맷대로 연구수행 중 또는 연구종료 후 데이터를 공개 및 공유해야 함

※ 데이터 생산 당해연도 등록(과제기간 중에는 데이터 생산 목록만 공개, 논문‧특허 등 성과 발표 시 실 데이터 공개)

□ (주관과제 기준 연 5억원 이상 과제) 박사급 연구원 참여 권장

ㅇ 해당 기관에 소속된 박사급 연구원을 대상으로 하여 1인당 계상률 50%이상, 최소 1차년도 종료시점 까지 참여를 권장함

□ (주관과제 기준 연 3억원 이상 과제 연구책임자) 향후 사업 기획·평가 참여 요청 시 적극 참여 및 협조 권장

□ (기업 수행 과제) 청년고용 친화형 R&D -정부 출연금 비례 청년 의무채용

ㅇ (개념) 국가 R&D 참여기업은 정부출연금(총액기준) 5억원 당 1명 의무채용

ㅇ 주요내용

- (대상 기업) 연구개발과제(위탁과제포함) 당 총액 5억원 이상의 정부출연금을 지원받는 기업으로, 2개 이상의 기업이 수행하는 연구개발과제의 경우 기업의 과제수행 방식을 고려하여 적용

※ 「공공기관의 운영에 관한 법률」에 따른 공기업은 적용 대상 제외 가능

(예시) 정부지원연구개발비 총액 15억원 지원

구 분	연구개발기관1(기업)	연구개발기관2(기업)	합계
정부지원금 총액	7억원	8억원	15억
채용 의무	3명(기업 간 협의하여 채용하되, 기업 당 1명이상)

- (채용조건) 만 15~34세의 연구직(군 복무 기간만큼 추가 인정하되 최고 만 39세로 한정)

- (신규채용 기준) 과제 공고일 기준으로 공고 이전 6개월부터 협약 체결 후 1차년도 종료일까지 신규 채용한 자

※ 동일인을 2개 이상의 과제에 의무채용 실적으로 제출할 수 없음. 단, 2명을 신규 고용하여 2개 과제에 계상률 50%씩 동시 참가는 가능

※ 다른 연구개발과제를 수행하는 경우 총 인건비계상률 100%를 유지하며 조정 가능

- (의무채용 시점) 연구 개시 시점에서 일괄 채용하는 방안을 기본으로 하되, 부처·과제 특성을 반영하여 연구비 연계 채용* 가능

* 1차년도에 의무채용을 시작하고 정부출연금 누계가 5억원을 초과하는 연도에 의무인력 채용 완료

(예시) 정부출연금 3년간 총액 10억원 과제로 2명을 채용하여야 하는 경우 채용 스케줄

구 분	1차년도	2차년도	3차년도
정부 출연금	3억원	3억원	4억원
채용 의무	1명	1명	0명

※ 연구비 연계 채용의 경우 연차 협약 일부터 회계연도 내 신규 채용 의무

- (고용유지 기간) 최소 고용유지 기간 ‘1년 이상’을 기본으로 하되, 사업별, 과제별 특성에 따라 조정 가능(과기정통부와 협의 필요)

․ 고용 유지 기간 내 자발적 퇴사 시 2개월 이내에 대체인력을 채용하는 것을 원칙으로 하되, 2개월 이후에도 대체인력 고용 노력*을 지속할 경우 위반에 해당하지 않음

* 채용공고 게재, 면접 실시 여부 등을 통하여 대체인력 고용 노력 확인

※ 신규인력과 대체인력의 근무기간의 합이 고용유지기간을 충족시킬 경우 1명 채용으로 인정

※ 대체인력은 퇴사자의 업무를 인계받는 정규직만 인정

ㅇ 실적 점검

- (협약 시) 청년인력의 신규 채용 계획(채용시기, 채용인원 등) 작성

※ 협약용 계획서 제출 안내 시 추가 안내 예정

※ 연차보고서 제출 시 신규 채용 확인 가능 서류를 전문기관에 반드시 제출

- (중간점검) 연구비관리시스템을 활용하여 인건비 집행 내역 확인

- (위반 시) 채용의무 및 고용유지기간 위반 시* 해당인력 인건비 전액(旣 지급 인건비 포함)을 수행 기업에게서 국고로 환수

․ 다만, 불가피한 사유**로 채용이 어려운 경우는 근거자료(지속적인 채용 공고, 채용 면접 등) 확인 등을 통해 제외

* 신규 채용을 하지 않거나, 고용유지기간 이전에 신규인력을 해고하거나, 고용유지기간 이전에 자발적 퇴사가 있음에도 대체인력 고용 노력을 하지 않은 경우

** 지속적인 채용 노력(채용 공고, 채용 면접 등)을 함에도 채용 지원자가 없어 신규 채용 및 대체 인력 채용을 할 수 없는 경우 등

□ (기업 수행 과제) 청년고용 친화형 R&D -R&D 매칭 비용 중 현금비중 완화조건 청년고용

ㅇ (개념) 중소․중견기업, 대기업이 의무채용분 외에 추가로 청년 신규채용 시 해당 인건비를 액수만큼 현금 부담을 감면*하고 현물 부담으로 대체

* (예) 2명 채용의무가 있는 기업이 3명 채용시 1명의 인건비 액수만큼 현금 부담을 감면하고 현물부담으로 대체

ㅇ 주요내용

- (대상 기업) 국가연구개발사업을 수행하여 정부출연금을 지원받는 기업

※ 출연금 비례 의무채용 대상이 아닌 기업도 참여 가능하나, 청년 신규 채용 계획을 제출하여야함

- (채용조건) 만 15~34세의 연구직(군 복무 기간만큼 추가 인정하되 최고 만 39세로 한정)

- (고용 유지) 1년 이상 고용 유지

․ 고용 유지 기간 내 자발적 퇴사 시 2개월 이내에 대체인력 채용

※ 자발적 퇴사 후 대체인력 채용 전 기간의 미지급 인건비에 대해서는 현금부담금 감면 제외

※ 신규인력과 대체인력의 근무기간의 합을 고용유지기간으로 인정

- 신규채용 기준

․ (신규과제) 과제 공고일 기준으로 이전 6개월부터 1차년도 종료일 이내에 신규 채용한 자

․ (계속과제) 과제 공고일 기준으로 이전 6개월부터 해당년도 종료일 이내에 신규 채용한 자

- (인건비 범위) 성과급 포함 인건비

- (현금부담 감액 범위) 신규 인력 고용 유지 시 계속 감면

※ 당해에 신규 채용한 청년 인력을 차년도에도 계속 고용 시 차년도에 납부해야 할 현금부담액도 해당 인력 인건비만큼 감면

ㅇ 실적 점검

- (협약 시) 청년 인력의 신규 채용 계획(채용 시기, 채용인원 등) 작성

※ 협약용 계획서 제출 안내 시 추가 안내 예정

※ 연차보고서 제출 시 신규 채용 확인 가능 서류(4대 사회보험 가입자 가입내역 확인서) 사본 및 해당 인력에 지급한 인건비 관련 증빙서류를 전문기관에 제출

- (요건 미충족 시) 동 제도의 적용을 받는 추가채용 인력의 고용유지기간을 충족하지 못할 경우 미충족 기간에 대한 현금 부담금 납부

□ (기업 수행 과제) 청년고용 친화형 R&D -정부납부 기술료 감면 연계 청년 고용

ㅇ (개념) 중소․중견기업이 사업화 등의 업무수행을 위해 청년 신규 채용시 정부납부기술료* 납부시기를 유예하고 납부액은 해당 인력에게 2년간 지급한 인건비의 50% 만큼 감면

* 국가연구개발혁신법 제18조(기술료의 징수 및 사용) 제2항

※ 2025년 12월 31일 이전 기술실시계약을 체결하는 건에 대해서만 적용

ㅇ 주요내용

- (대상 기업) 직접 연구개발성과를 실시하여 수익이 발생한 기업, 제3자실시를 통해 기술료를 징수하는 기업

- (채용 조건) 만15세~34세의 정부 R&D 과제에서 개발된 기술의 고도화 및 사업화를 위한 업무에 활용할 인력(군 복무 기간만큼 추가 인정하되 최고 만 39세로 한정)

- (신규채용 기준)

· (직접 실시) 매출액 관련 자료 제출일 이전 6개월부터 매출액 관련 자료 제출일까지 신규 채용한 자

· (제3자 실시) 기술 실시협약 체결일 이전 6개월부터 기술 실시계약 체결일까지 신규 채용한 자

※ 국가연구개발혁신법 시행령 제39조(연구개발성과로 인한 수익의 납부) 제1항

- (고용 유지)

· (직접 실시) 매출액 관련 자료 제출일 이후 2년

· (제3자 실시) ) 기술 실시계약 체결일 기준 이후 2년

- (납부유예기간) 2년

- (인건비 범위) 성과급 포함 인건비

ㅇ 실적 점검

- (신규 채용) 기술실시계약 보고, 기술료 등 확정 결과 통보 등의 단계에서 기업의 청년 신규 인력 채용 여부 확인*

* 해당 고용인력이 연구과제의 고도화 및 사업화 관련 인력 인지와 정부의 다른 고용 사업과 별개로 고용된 인력 인지 등을 확인

- (기술료 감면) 기술료 납부 유예기간 종료 후 전문기관이 해당 기업 신규인력의 고용유지 현황 확인 후 기술료 감면 최종 결정 통보

· 직접 실시 및 제3자 실시의 경우, 2년 이후 납부하는 정부납부기술료까지 감면 금액 적용

· 기술료 납부 유예기간 종료 후 동 제도에 따라 감면된 기술료를 기준으로 기술료 감면 추가 적용도 가능

- (요건 미충족시) 2년 간 고용을 유지하지 못하는 경우* 기술료 감면 미적용

* 고용 인력이 중도 퇴사하는 경우 대체인력 채용을 허용하지 않음

□ 연구개발과제 보고 및 평가 관련 안내사항

ㅇ 연차․단계․최종보고서 제출의무 준수

※ 관련 : 국가연구개발혁신법 제12조 및 동법 시행령 제18조

ㅇ 단계 및 최종평가시 연구개발과제의 수행과정과 연구개발성과 등에 대하여 평가하며 단계평가 결과에 따라 과제의 중단변경, 연구개발비의 증액 및 감액할 수 있음

※ 관련 : 국가연구개발혁신법 제12조 및 동법 시행령 제16~17조

ㅇ 특정 사유가 발생하는 경우 특별평가를 통해 연구개발과제의 변경 및 중단 여부를 결정

※ 관련 : 국가연구개발혁신법 제15조 및 동법 시행령 제31조

8. 향후 일정

일정	내용
2024.2.14.(수) ~ 2.28.(수) 18:00	연구개발계획서 접수(신청 마감일)
2024.2.14.(수) ~ 2.29.(목) 18:00	주관연구개발기관 검토 ․ 승인기간
2024.3월 중	선정평가 실시
2024.3월 중	사업 추진위원회 심의
2024.3월	협약체결 및 연구개시

※ 상기 일정은 추진 상황에 따라 향후 변동될 수 있음.

9. 적용 법령 및 규칙

ㅇ 본 공고, 사업, 본 공고에 기재되지 않은 사항은 법령 『과학기술기본법』, 『기초연구진흥 및 기술개발지원에 관한 법률』, 『국가연구개발혁신법』, 『국가연구개발혁신법 시행령』, 『국가연구개발사업 연구개발비 사용 기준』, 행정규칙 『과학기술정보통신부 소관 과학기술분야 연구개발사업 처리규정』, 시행계획 『과학기술정보통신부 연구개발사업 종합시행계획』, 『2024년도 차세대지능형반도체기술개발(소자)사업 시행계획』을 적용

10. 문의처

□ 문의 절차

“문의 전화 폭주로 전화 연결이 원활하지 않을 수 있으니,

반드시 공고문 및 FAQ 확인 후 연구 수행기관을 통하여 질의 요망”

□ 공고문 및 양식 확인 방법

ㅇ 공고내용이 수정되는 경우에도 아래 사업 공지사항 메뉴를 통해 수정사항이 게시되므로 지속 확인 필수 (수정사항을 개별 안내하지 않음)

ㅇ 과기정통부 (https://msit.go.kr) → 알림 → 사업공고

ㅇ 한국연구재단 (https://www.nrf.re.kr) → 사업안내 → 사업공고→ 사업공지

□ 관련 법령, 규칙, 매뉴얼 등 조회 방법

ㅇ 범부처 연구비통합관리시스템 홈페이지(http://gaia.go.kr) 접속

ㅇ 법,규정,규칙

- 「국가R&D연구비관련 법·규정」→ ‘공통 법·규정’ → ‘과학기술정보통신부’, ‘과학기술정보통신부(한국연구재단)’ 관련 확인

- 「자료실」→「국가R&D연구비관련 법·규정」→ ‘공통 법·규정’ → ‘국가연구개발혁신법’관련 확인

ㅇ 연구·연구비 관리 매뉴얼: 「연구·연구비 관리 매뉴얼」 클릭

□ 문의처 : 문의 사항별 담당 부서가 다르므로 문의처 구분 확인 요망

➀ (범부처통합연구지원시스템 온라인 입력 및 제출 시스템 관련 문의)

- IRIS 콜센터(1877-2041) 또는 IRIS 홈페이지 사용문의 게시판 활용

➁ (RFP 관련 문의)

- 차세대지능형반도체사업단(소자팀) (http://nis2030.org)

연구주제번호	부서	연락처	이메일
신소자원천	차세대지능형반도체사업단	031-620-1286	hanjin.lee@nis2030.org
		031-620-1294	hyerin.lim@nis2030.org

➂ (사업 및 접수 문의) 한국연구재단 국책연구본부 반도체․디스플레이단

연구주제번호	부서	연락처	이메일
신소자원천	반도체·디스플레이단	042-869-7868, 7869	nano123@nrf.re.kr

④ (평가문의) 한국연구재단 국책연구본부 국책사업평가1팀

부서	연락처	이메일
국책사업평가1팀	042-869-7762	ksy9295@nrf.re.kr

붙임 1. 과제제안요구서(RFP)

2. 차세대지능형반도체기술개발(소자)사업 개요

별첨 1. 신규과제 신청 요강

2. 신규과제 연구개발계획서 서식

3. 신규과제 기타증빙(별첨자료) 서식

4. 신규과제 신청 FAQ

5. IRIS 매뉴얼

RFP번호

원천-24-1

공모유형

지정공모형

세부사업명

원천기술개발사업 > 지능형반도체선도기술개발사업 >

차세대지능형반도체기술개발사업

RFP명

CMOS 호환형 저전류/자가정류 멤리스터 어레이 및 단일회로 집적기술 개발

PM분야

반도체디스플레이단

보안과제

여부

일반

1. 추진배경

□ 추진배경

ㅇ ChatGPT와 같은 초거대 AI 모델 활용 서비스들이 출시되며, 증가하는 컴퓨팅파워 수요에 최적화된 AI 기술을 위한 고성능 반도체 개발이 필요. 이를 위해 세계 유수 연구 그룹에서는 멤리스터 기반 주변회로/매크로/AI가속기 개발이 활발히 추진.

ㅇ TSMC, Skywater社 등 상용 파운드리에서는 Si CMOS BEOL에 멤리스터 어레이를 제공하는 Embedded NVM(Non-Volatile Memory) 기술을 구축·제공하고 있음. 하지만 해당 기술들은 높은 비용과 폐쇄적인 서비스 운영으로 국내 연구자들이 활용하기에는 매우 제한적임. 이에 멤리스터 신소자와 하부 CMOS를 하나의 칩상에 집적하는 ‘CMOS+신소자’ 융복합 집적기술 개발이 적극 필요.

ㅇ 멤리스터는 고집적 어레이 구현을 위해서는 주변 셀들을 통해 흐르는 누설전류(스니크전류, Sneak Current) 문제가 반드시 해결되어야 함. 이를 위하여 트랜지스터 집적형 1T-1R 구조를 사용하지만 3단자 트랜지스터의 사용으로 집적율 상향에 한계가 있고 추가적인 구동에 따른 에너지 소모 이슈가 동반됨.

ㅇ 이에 트랜지스터 없이 멤리스터만으로 구성된 자가정류형 멤리스터 어레이 집적소자에 관한 연구 진행 중. 해당 기술들은 4F2의 단위 소자 크기로 인하여 고밀도 어레이 집적이 가능한 장점이 있지만 NbOx, OTS와 같은 CMOS 비호환형 Selector 물질이 함께 사용되고 있음. 이에 멤리스터 소자 자체에서 자가정류 특성을 가지면서도 저전류 동작과 CMOS 공정 호환이 가능한 CMOS 호환형 저전류/자가정류 멤리스터 소자 및 어레이 집적화 기술 개발이 필요함.

ㅇ 세계 기술과의 간극을 좁히기 위해서는 무엇보다도, 개발된 CMOS 호환형 멤리스터 어레이와 주변회로를 동일 기판 상에 단일 집적하는 연구가 시급함. 이에 개발한 멤리스터 어레이는 CMOS 주변회로와 칩상 집적연구를 수행하는 것이 필요함. 해당 연구는 시기적으로 매우 적절하여 큰 파급력이 있을 것으로 판단됨.

□ 기획 주안점

ㅇ 기존 멤리스터 소자는 전도성 필라멘트 기반의 동작 메커니즘을 가지며, 초기 필라멘트 형성(Forming) 과정에서 불규칙적인 이온 분포에 따른 균일성, 신뢰성 저하는 해결해야 할 난제임. 이에 필라멘트 메카니즘이 아닌 새로운 동작 메커니즘을 가지면서 CMOS 파운드리 공정과 호환 가능한 2종의 멤리스터 원천기술을 개발함.

ㅇ 예를 들어, 강유전체형 멤리스터(Ferroelectric Tunnel Junction, FTJ)는 이온의 이동이 아닌 유전체의 분극현상으로 높은 균일성을 가짐. 인터페이스형 멤리스터(Interface
-type RRAM)는 Schottky Barrier Modulation을 기반하여 기존 필라멘트형 RRAM 대비 월등히 높은 균일성을 보임. 제안하는 멤리스터는 하부 CMOS와 3차원 집적을 위하여 CMOS 호환이며, 하부 트랜지스터(셀렉터)가 없어 자가정류 특성을 가지며, 향후 대면적 어레이로 확장성을 고려하여 1 uA 이하의 낮은 On 전류특성을 가져야 함.

ㅇ 현재까지의 자가정류형 멤리스터 어레이 기반 연구는 학교 및 연구소를 중심으로 주로 CMOS 비호환 물질이며 소자 레벨에 있음. 반면, 최근 세계 멤리스터 연구는 CMOS 호환 범위 내에서 1K ~ 1M급 사이즈의 대면적 어레이를 기반하고 있음 [Nature 620, 768–775 (2023)]. CMOS 호환 공정 하에서 1 Kbit 이상급 사이즈의 대면적 자가정류 멤리스터 어레이 2종을 세계 최초 연구 개발함.

ㅇ AI 신경망 연산 수행을 위하여 멤리스터 어레이의 앞, 뒷단에 다양한 주변회로(Peripheral circuit) 집적은 필수임. 본 연구는 CMOS 호환형 자가정류 멤리스터 어레이와 Decoder 레벨 이상의 주변회로를 동일 기판상 단일 집적하고, 구현된 신소자+주변회로 집적 모듈은 어레이상에서 Set/Reset/Read 동작이 가능해야 함.

ㅇ 나아가 연산가속기 연구를 수행함. 효율적인 신경망 디지털 연산을 위한 시스템 구조 최적화 및 연산 알고리즘 최적화 등의 저전력 가속 연구를 제안함. Input Activation과 Kernel의 유사도(Similarity)에 기반한 신개념 신경망 연산가속기를 제시하고 시작품을 구현함.

2. 연구개발목표

ㅇ 최종 목표 : CMOS 호환형 저전류/자가정류 멤리스터 어레이 및 단일회로 집적기술 개발

- CMOS 호환형 저전류/자가정류 멤리스터 소재 및 소자 개발

- CMOS 호환형 저전류/자가정류 멤리스터 어레이 개발

- 자가정류 멤리스터 어레이와 단일회로 집적기술 개발 및 인공지능 가속기 연구

ㅇ 세부목표 :

- CMOS 호환형 저전류/자가정류 멤리스터 소재 및 소자 개발 (2종)

· CMOS 호환형 저전류/자가정류 멤리스터 소재 개발

· CMOS 호환형 저전류/자가정류 멤리스터 소자 개발

* 멤리스터 소재 : 파운드리 Si CMOS 공정에서 사용되는 물질군 내

* 멤리스터 자가정류비 ≥ 100 (ILRS(+VREAD)/ILRS(-VREAD))

* 멤리스터 On/Off 비 ≥ 10 (ILRS(+VREAD)/IHRS(+VREAD))

* 멤리스터 On 전류 ≤ 1.5 nA (VREAD)

- CMOS 호환형 저전류/자가정류 멤리스터 어레이 개발 (2종)

· CMOS 호환형 저전류/자가정류 멤리스터 어레이 공정 개발

· CMOS 호환형 저전류/자가정류 멤리스터 어레이 측정 및 검증

* 멤리스터 어레이 집적도 ≥ 32 × 32 개

* 멤리스터 어레이 산포 (Set voltage) ≤ 10 %

- 자가정류 멤리스터 어레이와 단일회로 집적기술 개발 및 인공지능 가속기 연구

· 대면적 어레이 구동을 위한 주변회로 설계 및 구현

· 멤리스터+주변회로 집적기술 개발 및 인공지능 연산가속기 연구

* CMOS Tr. CD (Critical Dimension) : ≤ 180 nm

* CMOS Tr. VDD (구동전압) : ≤ 1.8 V

* 멤리스터+주변회로 집적기술 수준 : ≥ WL/BL Decoder + 1 Kbit 어레이

* 인공지능 가속기 시작품 제작 : ≥ 1 종

[참고] 국내외 관련 기술 주요 성능지표

* 멤리스터의 고집적 어레이 구현 및 저전력화를 위하여 낮은 On 전류 성능이 필수임.

평가 항목 (주요 성능)	단위	세계 최고수준 보유국/보유기업	연구개발전 국내 수준	목표설정 근거
		성능수준	성능수준
1. CMOS 호환 자가정류 멤리스터 자가정류비	ILRS(+Vread)/ ILRS(-Vread)	한국/연세대학교 1000	1000	ESSCIRC 2022
2. CMOS 호환 자가정류 멤리스터 On/Off 비	ILRS(+Vread)/ IHRS(+Vread)	한국/연세대학교 100	100	ESSCIRC 2022
3. CMOS 호환 자가정류 멤리스터 On 전류*	nA (Vread)	미국/플로리다대학교 ≤ 2	800	2020 Nanotechnology 31 39LT01
4. CMOS 호환 자가정류 멤리스터 어레이 집적도	개	한국/한국화학연구원 30x30	한국/한국화학연구원 30x30	Nature Communications, 12, 2968 (2021)
5. CMOS 호환 자가정류 멤리스터 어레이 산포	%	한국/한양대학교 ≤10	한국/한양대학교 ≤10	2021 Nanotechnology 32 485202
6. CMOS Tr. CD (Critical Dimension)	nm	대만/TSMC 22	한국/NNFC 180	IEEE J Solid-State Circuits, 58, 303, 2023
7. CMOS Tr. VDD (구동전압)	V	대만/TSMC 0.75	한국/NNFC 1.8	IEEE J Solid-State Circuits, 58, 303, 2023
8. 멤리스터+주변회로 집적기술 수준	-	대만/TSMC&칭화대학교 8Mb RRAM 매크로	없음	IEEE J Solid-State Circuits, 58, 303, 2023

3. 성과목표

ㅇ 멤리스터 소재 및 소자

: Si CMOS 완전-호환 공정을 기반으로 제작된 자가정류 멤리스터 소재 및 소자 2종을 개발함. 상기 제시한 자가정류비, On/Off 비, On 전류의 Spec. 조건들을 동시에 만족하는 적어도 1종 이상의 소자를 개발함. Spec.에 명시되지 않은 이외의 성능 지표들은 자율 제시함.

ㅇ 멤리스터 어레이 집적화 기술

: Si CMOS 완전-호환 공정을 기반으로 2종의 자가정류 멤리스터 어레이 소자를 개발함. 과제 2차년도에는 8 × 8개 이상의 어레이 소자를 개발하며, 3차년도에는 32 × 32개 이상의 규모로 확장·구현함. 과제 3차년도에서 개발하고자 하는 대규모 어레이 소자의 산포 특성은 within wafer variation 기준으로 하며, 2 Lot 이상 그리고 Lot 당 3매 이상에서 측정 결과를 제시함. Spec.에 명시되지 않은 이외의 성능지표들은 자율 제시함.

ㅇ CMOS 트랜지스터 제작 : 8-inch Full-size Wafer에서 재현성을 가지는 CMOS 제작기술을 확보하고자 함. 이에 산포 ± 20% 이내 만족 여부를 Lot to lot, wafer to wafer, within wafer variation 기준으로 2 Lot 이상, Lot 당 3매 이상 평가한 결과를 2차년도부터 제시함. 또한 뉴로모픽 고집적 및 저전력화를 위하여 180nm 이하 CD와 1.8 V 이하 구동전압 (VDD) 평가 결과도 제시함.

ㅇ ‘멤리스터 + 주변회로’ 집적 : 기술의 성능을 향상시키기 위하여 현재 국내연구에서 일반적으로 사용하는 PCB 집적 방법이 아닌 동일 기판상 단일 집적의 형태로서 멤리스터와 주변회로를 집적하는 방법을 제시함. 1 Kbit 이상 자가정류 멤리스터 어레이와 WL/BL Decoder 이상 주변회로 간 집적을 수행하고 Set/Reset/Read 동작 결과를 제시함.

ㅇ 인공지능 가속기 시작품 제작 : 개발된 ‘멤리스터+주변회로’ 집적모듈과 FPGA가 결합된 1종의 연산기를 제시함.

ㅇ 국내·외 특허 출원 및 등록 건수는 자율 제시함.(국가 R&D 연구비 10억당 출원 4건/등록 2건 내외 수준 고려)

- 출원 및 등록 특허는 기여율이 50% 이상인 특허에 한하여 성과를 인정함
(최종평가위원회 검토사항)

ㅇ SCI(E)급 논문 게재 건수는 자율 제시함.(국가 R&D 연구비 10억당 5편 내외 수준 고려)

- 게재 논문은 기여율 50% 이상인 논문에 한하여 성과를 인정함.
(최종평가위원회 검토사항)

ㅇ JCR 상위 10% 이내 논문 게제 건수는 자율 제시함.

ㅇ 본 과제를 통한 석·박사 배출 예상 인원수는 자율 제시함.

4. 특기사항

ㅇ CMOS 하부소자 개발 관련 선행이력보유 필수

(PDK 구축 및 제공 이력 有, 지능형 반도체 지원 32 × 32개 이상 어레이 소자 제작 경험 有, 인공지능 가속기 시작품 개발 경험 有)

ㅇ 활용된 CMOS 집적화 기술은 과제 종료 후 산/학/연 제공 서비스 운영 필수

ㅇ 실제 제출하는 과제명은 연구자의 아이디어가 포함될 수 있는 제목으로 연구계획서 제출

ㅇ 과제 목표에 부합하도록 소재 및 소자, 회로구현을 위한 연차별 통합추진체계를 구체적으로 제시함.

ㅇ 제안서 상에 제시된 소자에 대한 선행개발 이력 및 결과의 제시가 필요함

5. 연구개발기간 및 연구개발비

ㅇ 총 연구기간 :  ′24 ~ ′26년 (총 3년)

ㅇ 연구비 : 연 18.6억 원 내외 (′24년 15.51억 원 내외)

※ 연구기간: (1차년)’24.03~’24.12(10개월) / (2차년)’25.1~’25.12(12개월) / (3차년)’26.1~’26.12(12개월)

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

ㅇ 선정 과제 수 : 1개 과제 내외 (단위과제 – 공동 또는 단독)

※ 공동연구 추진체계를 권장함.

RFP번호

원천-24-2

공모유형

품목지정형

세부사업명

원천기술개발사업 > 지능형반도체선도기술개발사업 >

차세대지능형반도체기술개발사업

RFP명

가변 임계전압을 이용한 2 단자 기반 고집적 메모리 소자 개발

PM분야

반도체디스플레이단

보안과제

여부

일반

1. 추진배경

□ 추진배경

ㅇ 최근 IoT, 자율 주행 등 빅 데이터 시대가 도래함에 따라, 메모리 아키텍처 계층에서 DRAM과 NAND 사이의 성능 갭을 채울 수 있는 Storage Class 메모리(SCM)에 대한 수요가 데이터 센터 및 클라우드 컴퓨팅 시스템을 중심으로 증가하고 있음

ㅇ 이에 따라, 다량의 정보를 저장하기 위한 고밀도 메모리 셀을 구성할 수 있는 크로스바 (Crossbar) 어레이 아키텍처가 도입된 메모리 소자 기술이 제시되어 연구 개발이 활발히 이루어지고 있음

ㅇ 메모리 소자의 고집적화에 대한 크로스바 어레이의 장점을 극대화하기 위해서는 2 단자 형태의 고성능/고신뢰성의 단위소자 개발뿐만 아니라, 이의 구조적 종횡비를 감소시켜 평면형 또는 수직형 크로스바 어레이 제작에 대한 공정 부담을 경감 할 필요가 있음

ㅇ 이를 위해, 기존의 단위소자가 갖는 메모리+선택소자의 구조를 벗어나 가변형 임계전압 특성을 갖는 단위소자만으로 크로스바 어레이를 구성할 수 있는 가능성이 최근 다양한 연구 기관들에 의해 제시되었고, 전 세계적으로 연구 초기 단계에 있어 관련 연구에 대한 기술 선점이 필요한 상황임

ㅇ 따라서, 가변형 임계전압 특성을 갖는 소자의 개발과 관련하여 단위소자로부터 집적 소자에 이르는 동작 특성 검증을 연구 단계에서 구현할 필요성이 있으며, 이를 위해서는 수직형 소자까지 적용 가능한 공정, 집적 소자 검증을 위한 정합성의 선택 소자, 극한의 신뢰성 테스트를 위한 측정 기법, 어레이의 효율적인 구동을 위한 회로적인 차원의 동작 설계 등이 요구됨

ㅇ 해당 소자가 성공적으로 개발된다면, SCM 向 메모리 소자뿐만 아니라, 차세대 컴퓨팅 프로세서로 응용할 수 있으므로 그 응용처가 다양하다 할 수 있음

□ 기획 주안점

ㅇ 연구 사업단의 최종 목표 및 진행 방향에 대한 본 연구 개발 과제의 수월성을 위해 관련 선행 연구 결과를 기확보할 필요성이 있음

ㅇ 개발 목표 소자의 고도화를 위해 양산 단계에 대한 feasibility를 확보하는 개발 결과물을 목표로 하며, 이에는 소재, 공정, 단위소자 및 집적소자를 포함함

- Chalcogenide 계열의 소재에 기반하여 단위 및 집적 소자의 특성을 극대화할 수 있는 2성분계 또는 다성분계 소재의 최적화

- 최적화된 소재에 대한 박막 공정 방법 및 소자 제작과의 연계성에 대한 전략 제시 필요

- 본 연구 결과를 기반으로 고집적화된 소자에 대한 가능성을 확보하기 위해 ALD (Atomic Layer Deposition) 기반 공정 확보가 필요함

ㅇ 가변형 임계전압 소자의 구체적 구현 원리 제시와 해당 방법의 장점에 대한 타당성이 확보되어야 하고, 동작 메커니즘에 대한 이론적, 실험적 검증이 필요함

ㅇ 가변형 임계전압 소자를 이용한 크로스바 어레이를 제작하고 실험적 검증을 통한 실증이 필요함

- 본 연구의 결과물을 기반으로 시제품에 준하는 foundry 연계 가능성을 확보하기 위해 집적 소자의 동작 신뢰성과 관련한 실험적 검증에 무게를 둔 연구가 필요함

- 단위소자의 특성에 기반한 집적 소자 동작의 시뮬레이션 검증은 지양함

ㅇ 해당 크로스바 어레이 소자의 회로 설계를 통해 대단위 양산에 대한 feasibility를 확보하고 동작 효율성에 대한 정량화를 통해 기성 소자에 대한 경쟁력을 제시할 필요가 있음

ㅇ 다양한 용처에 대한 해당 소자의 정합성을 검증하기 위해 동작 신뢰성에 대한 크로스바 어레이 내에서의 실험적 검증이 필요함 (예시: 크로스바 어레이내 전수 수율, 동작 파라미터의 산포 등)

ㅇ 메모리 소자로서 가변형 임계전압 소자가 가져야 할 특징적인 동작 특성을 기존 임계전압 소자와 비교적으로 제시하고 이의 구현을 위한 연구 전략의 제시가 필요함

- 신개념의 메모리 소자의 고신뢰성 동작을 확보하기 위해 기존 메모리 소자들 대비 신개념의 메모리 소자가 가져야 할 새로운 특성치 및 동작 파라미터에 대한 고찰과 이에 대한 연구 전략을 선행 연구 결과를 중심으로 제시하여 제한된 연구 개발 기간 내 가시적인 결과를 얻어낼 필요가 있음

2. 연구개발목표

ㅇ 최종 목표 :

- 가변 임계전압 특성을 갖는 2 단자 기반 신개념 메모리 소자의 크로스바 어레이 개발 및 이의 실험적 검증을 통한 양산형 feasibility 확보

ㅇ 세부목표 :

- (1) 가변 임계전압 메모리 소자의 고성능/고신뢰성을 위한 As-free Chalcogenide 계열 소재, 제작 공정 및 구동 메커니즘 규명을 통한 원천기술 확보

· 다양한 공정 방법, 소자 구조 및 특성은 연구자가 자율 제시

· 추후 3차원 소자 집적을 위한 ALD 공정 포함 필수 (하기 목표 포함)

소재 공정 개발
항목	단위	목표	비고
공정온도	℃	< 250	ALD
대면적 두께 균일도	%	> 90	4 inch wafer

·구동 메커니즘 규명에 대한 방법을 연구자가 자율 제시

- (2) 가변 임계전압 메모리 단위소자 개발

· 하기 가변임계전압 메모리 단위소자의 목표를 포함해야 하며, 이외의 특성은 연구자가 자율 제시

(예: 동작 전류, Stability of memory state 등)

단위 소자
항목	단위	목표	비고
Threshold voltage (Vth)	V	< 3
Reading margin (ΔVth)	V	> 1
Retention (Vth shift)	%	< 10	@ 100 ℃, 1 month
Endurance (Vth shift)	%	< 10	after 1e11 cycle
Disturbance (Vth shift)	%	< 10	after 1e10 reading
Speed	ns	< 50	AC

· 특히, 하기 가변 임계전압 메모리가 가져야 할 타 소자와의 차별적 특성의 구현 전략 및 선행 결과를 연구자가 자율 제시

* Thermal stability: > 450℃ for 30 min

* Vhold 제거: Vth = Vhold

* Vth-drift 안정성: < 20 mV/dec

* Off-state leakage current: < 100 pA @ 0.5 Vth

- (3) 크로스바 어레이 제작 및 가변 임계전압 메모리 소자를 적용한 실험적 검증

· 크로스바 어레이의 형태를 제시하고, 4K 집적도 구현

· 실험적 검증 시 제시된 크로스바 어레이 내 모든 셀이 개별적인 access가 가능하여야 함

· 크로스바 어레이의 동작 수율 및 신뢰성 검증은 집적된 소자 내 개별 셀들의 전수 조사를 통한 실험적 데이터의 정량화를 반드시 수반해야 함

· 크로스바 어레이에 대한 동작 검증과 관련된 하기 평가 항목 이외의 특성은 연구자가 자율 제시
(예: 동작 신뢰성 등)

- (4) 가변 임계전압 메모리 매크로(>1Mb) 설계 및 시뮬레이션 검증

· 가변 임계전압 메모리 소자 verilog-a compact 모델 개발

· 디코더, sense amplifier, voltage driver, verification 회로 등의 주변회로와 메모리 controller 설계 및 검증

· 고성능 디지털 PIM 시스템을 위한 가변 임계전압 메모리 매크로의 고대역폭 동작을 위한 data prefetch 동작 및 데이터 구성 최적화 방법론 고안 및 검증

크로스바 어레이 집적 소자
항목	단위	목표	비고
Array size	Kbit	4 이상
산포도	%	10 이하	DC/AC 기준
동작 수율	%	80 이상	DC/AC 기준
메모리 매크로 동작 시간지체	ns	100 이하	메모리 매크로 시뮬레이션

[참고] 국내외 관련 기술 주요 성능지표

평가 항목 (주요 성능)	단위	세계 최고수준 보유국/보유기업	연구개발 전국내 수준	목표설정 근거
		성능수준	성능수준
Endurance	회	> 107 (SK Hynix)	> 107 (SK Hynix)	2022 IEDM
Read latency	ns	< 30 (SK Hynix)	< 30 (SK Hynix)	2022 IEDM
Write latancy	ns	< 20 (SK Hynix)	< 20 (SK Hynix)	2022 IEDM
Thermal Disturbance	-	No (SK Hynix)	No (SK Hynix)	2022 IEDM
Read margin	V	> 0.9 (IMEC, Belgium)	> 0.2 (SK Hynix)	IEEE TRANSACTIONS ON ELECTRON DEVICES 2023
Read disturbance	회	> 109 (IMEC, Belgium)	-	IEEE TRANSACTIONS ON ELECTRON DEVICES 2023
Vth drift	mV/dec	< 10 (SK Hynix)	< 10 (SK Hynix)	2022 IEDM

3. 성과목표

ㅇ 가변 임계전압 메모리 소자에 대한 소재, 공정 및 동작 특성에 대한 원천기술을 확보하고 크로스바 어레이 집적화 공정을 통한 양산형 feasibility의 실험적 검증

ㅇ 개발한 크로스바 어레이의 효율성을 설계한 회로를 통해 검증

ㅇ 국내·외 특허 출원 및 등록 자율 제시(국가 R&D 연구비 10억당 출원 4건/등록 2건 내외 수준 고려)

- 출원 및 등록 특허는 기여율이 50% 이상인 특허에 한하여 성과를 인정함
(최종평가위원회 검토사항)

ㅇ SCI(E)급 논문 게재 건수 자율 제시(국가 R&D 연구비 10억당 5편 내외 수준 고려)

- 게재 논문은 기여율 50% 이상인 논문에 한하여 성과를 인정함.
(최종평가위원회 검토사항)

ㅇ JCR 상위 10% 이내 논문 게제 건수 자율제시

ㅇ 본 과제를 통한 석·박사 배출 예상 인원 자율 제시

4. 특기사항

ㅇ 실제 제출하는 과제명은 연구자의 아이디어가 포함될 수 있는 제목으로 연구계획서 제출

ㅇ 과제 목표에 부합하도록 소재 및 소자, 회로구현을 위한 연차별 통합추진체계를 구체적으로 제시

ㅇ 제안서 상에 제시된 소자에 대한 선행개발 이력 및 결과 제시 필요

5. 연구개발기간 및 연구개발비

ㅇ 총 연구기간 :  ′24 ~ ′26년 (총 3년)

ㅇ 연구비 : 연 9.4억 원 내외 (′24년 7.83억 원 내외)

※ 연구기간: (1차년)’24.03~’24.12(10개월) / (2차년)’25.1~’25.12(12개월) / (3차년)’26.1~’26.12(12개월)

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

ㅇ 선정 과제 수 : 1개 과제 내외 (단위과제 – 공동 또는 단독)

RFP번호

원천-24-3

공모유형

품목지정형

세부사업명

원천기술개발사업 > 지능형반도체선도기술개발사업 >

차세대지능형반도체기술개발사업

RFP명

3차원 집적이 가능한 하프니아 3D 메모리 소자 기반의 인-메모리 컴퓨팅 (CIM) 아키텍처 기술 개발

PM분야

반도체디스플레이단

보안과제

여부

일반

1. 추진배경

□ 추진배경

ㅇ 효과적인 인공지능 기술 구현 또는 대규모 데이터 연산을 위해 요구되는 컴퓨팅 능력을 만족하기 위해, 전세계적으로 컴퓨팅 기술의 패러다임 변화가 진행중임. 따라서, 세계 유수 기업 및 대학·연구소 등 연구 그룹들이 HBM(High-Bandwidth Memory), NAND, 저항변화 메모리·강유전 메모리 등 다양한 메모리를 바탕으로 CIM(Computing in memory) 개념의 컴퓨팅 기술을 연구하고 있음.

ㅇ CIM 기술은 고밀도의 데이터 저장 및 연산 능력을 활용함을 고려할 때, 고속·고집적·저전력 메모리 기술이 필요함. 특히, 메모리 데이터를 활용한 고반복 연산이 수행됨을 고려하면, 내구성, PVT (Process, Voltage, Temperature) 취약성 등 신뢰성 저하 요소에 강인한 메모리 기술이 필수적임.

ㅇ 하프니아 강유전체는 고속·고집적·저전력 등 우수한 성능과 CMOS 공정 호환성으로, 반도체 제조 산업 분야에서 차세대 메모리 반도체 핵심 기술로 주목하는 적용 가능성 높은 기술 중 하나임. 수직 집적을 통한 다층 어레이 공정이 가능한 하프니아 강유전체 메모리 소자 및 공정 기술과 아키텍처, 구동회로, 응용 기술 개발이 요구됨.

ㅇ 또한, 보편적으로 연구되고 있는 vNAND 혹은 NOR 메모리 어레이 구조 기반의 전류 합 CIM 기술은, Capacitor 또는 Current Mirror 등 대면적 Readout 회로와 높은 전류밀도로 인해 저전력 구현에 제한적이며, 전압 기반의 연산 기술을 통해 고속·저전력 구동 및 주변 구동회로의 획기적 고집적 구현이 가능하다고 판단됨.

ㅇ 차세대 메모리로써 활용과 CIM 응용을 고려할 때 메모리의 효과적 구현에 더불어, 고밀도 연산 능력과 저전력 읽기/쓰기 동작을 보장하는 고성능·고집적 CIM 기술 구현을 위한 시스템 및 성능 분석 관련 연구 개발도 동시에 필요함.

ㅇ 하프니아 강유전체 메모리의 3D 집적 기술과 CIM 응용의 기술적 가치를 고려, 해당 연구는 시의적절하며 산업계에 큰 파급력을 가질 것으로 판단됨.

□ 기획 주안점

ㅇ 초고속/저전압 동작이 가능한 하프니아 강유전체 소재를 개발하고, 해당 소재를 활용한 메모리 소자 단위 셀의 구조와 공정 기술을 개발하여, 고성능/고집적 메모리 특성을 확보하는 것을 목표로 함. 특히, CIM 응용 특성상 고반복 연산이 수행됨을 고려, 높은 수준의 내구성 및 신뢰성 보장이 필요.

ㅇ 상기 개발된 강유전체 소재 및 강유전 메모리 셀의 동작 성능을 최적화 할 수 있는 3D 집적 공정 및 아키텍처의 설계 및 개발을 목표로 함. 또한, CIM 응용을 위한 수직 다층 3D 어레이 측면에서, 최적화된 어레이 아키텍처를 제시하여 타 아키텍처와 비교, 그 수준을 평가함.

ㅇ 소자 동작 SPICE 모델, 강유전체 소재의 동작 특성과 동작 간섭 등, 개발된 메모리 셀 및 수직 다층 3D 어레이 수준에서 성능과 확장성을 검증할 수 있는 소자 성능 분석 Framework 개발이 필요함.

ㅇ 효과적인 CIM 구현을 위해, 연산 기법, 구동회로 및 CIM 아키텍처의 제안 및 개발이 필요함.

ㅇ 제안 및 개발한 CIM 아키텍처 수준에서 고효율 CIM 연산 수행이 필요하므로, 소자 및 어레이 수준, 제안한 구동회로 기술 수준에서 CIM 응용의 구현 및 시연이 필요함. CIM 연산 효율(TOPS/W)은 연산의 종류(예: Multiplication and Accumulation, Boolean, Content Addressable Memory 등) 및 데이터 밀도(Bit precision)에 따라 결정되며, 높은 수준의 연산 효율 확보 및 응용 가능성 검증이 필요함.

2. 연구개발목표

ㅇ 최종 목표 : 3차원 집적이 가능한 하프니아 3D 메모리 소자 기반의 인-메모리 컴퓨팅 (CIM) 아키텍처 기술 개발

* 수직 다층 3D 집적을 위한 하프니아 강유전체 메모리 소재 및 소자 개발

* 수직 다층 3D 집적 하프니아 강유전체 메모리 어레이 개발

* 하프니아 강유전체 메모리 어레이 기반의 CIM 기술 개발

ㅇ 세부목표 :

* 고속·저전력 하프니아 강유전체 메모리 소재 개발

* 상기 소재 활용, 고신뢰성 하프니아 강유전체 메모리 소자 개발

* 개발된 메모리 셀 및 수직 다층 어레이 수준에서 성능과 확장성을 검증할 수 있는 소자 성능 분석 Framework 개발

* CIM 응용을 고려한 수직 다층 3D 하프니아 강유전체 메모리 어레이 공정기술 및 아키텍처 개발

* 커패시터 또는 트랜지스터 활용을 최소화한 효율적인 전압 기반의 Readout 및 연산 기법을 포함한, 수직 다층 3D 하프니아 강유전체 메모리 구동회로 및 CIM 아키텍처 개발

* 제안·제작된 메모리 어레이 및 구동회로 수준에서 CIM 구현 및 성능 검증

ㅇ 정량 목표

	최종목표	단위
쓰기 동작 전압/속도	≤2V / ≤10ns	V, ns
메모리 특성 (ΔPr)1)	≥270	fC/µm2
내구성	≥1012	cycles
메모리 어레이 적층 수준	≥3	층
단위 소자 면적	≤0.25	um2
CIM 연산 효율2)	자율제시	TOPS/W

1) 기타 성능 (산포, 데이터 보유 특성, 다치레벨 동작 여부 및 수준, 저장 데이터 신뢰성 (cell-to-cell, cycle-to-cycle), 셀 간 간섭 수준 포함) 자율 제시

2) 8bit MAC 기준 30 TOPS/W 이상, 1bit MAC 기준 1920 TOPS/W 이상, 그 외 CIM 연산의 경우 이에 준하는 연산효율 수준에서, 합리적인 정량 목표 자율 제시,
제안 및 구현하고자 하는 CIM 연산의 종류 (MAC 또는 Boolean 등) 및 Bit precision (1 ~ 16bit 등)에 대해, 연구 동향과 제시된 목표치의 우수성, 도전성을 포함

[참고] 국내외 관련 기술 주요 성능지표

평가 항목 (주요 성능)	단위	세계 최고수준 보유국/보유기업	연구개발 전국내 수준	목표설정 근거
		성능수준	성능수준
1. 쓰기 동작 전압/속도	V, ns	미국/Intel 1 V/-1.8 V, 10 ns	SK Hynix ±0.6 V, 65 ns (2Pr~50 fC/µm2 수준) ±0.9 V, 65 ns (2Pr~100 fC/µm2 수준) ±2 V (2Pr~250 fC/µm2 수준)	S.-C. Chang, et al., 2020 IEDM (Intel) M. Sung, et al., 2021 IEDM (SK Hynix)
2. 메모리 특성	fC/µm2	미국/Intel 100 fC/µm2
3. 내구성	cycles	미국/Intel 1012 (50 fC/µm2 기준)	SK Hynix -
4. 메모리 어레이 적층 수준	층	미국/Intel 4층	SK Hynix 1층
5. 소자 면적	µm2	미국/Intel 0.1µm2 이내 수준 예상	SK Hynix 0.3µm2 이내 수준 예상
6. CIM 연산 효율	TOPS/W (Bit precision 및 연산 종류)	미국/NVIDIA T4 1.2 TOPS/W (General Purpose) 미국/구글 TPU 2 TOPS/W (General Purpose) 미국/미시건대학교 0.5 TOPS/W (8-bit multiplication) 5.2 TOPS/W (8-bit addition)	KAIST 3 TOPS/W (16-bit precision CNN) 50 TOPS/W (1-bit precision CNN)	S. Cosemans, et al., 2019 IEDM V. Sze, et al., IEEE SSCM 12(3):28, 2020 W. Gul, et al., Micromachines 14(8):1535, 2023 (Survey)

3. 성과목표

ㅇ 하프니아 강유전체 메모리 소재 및 소자 공정 개발 및 특성 확보

* CMOS 공정 호환성 및 수직 다층 3D 집적을 고려한 공정 및 구조 개발

ㅇ 하프니아 강유전체 메모리 소자의 수직 다층 3D 어레이 형성 공정 기술 개발

ㅇ 기존 하프니아 강유전체 메모리 소재 및 소자와의 차별성 항목 제시

ㅇ 최적화된 수직 다층 3D 하프니아 강유전체 메모리 배열 구조와, 기타 어레이 아키텍처와 비교를 통한 성능 평가

ㅇ CIM 최적 응용을 위한 전압 구동 기반 효율적인 구동회로 및 연산 아키텍처 개발

ㅇ 국내·외 특허 출원 및 등록 자율 제시(국가 R&D 연구비 10억당 출원 4건/등록 2건 내외 수준 고려)

- 출원 및 등록 특허는 기여율이 50% 이상인 특허에 한하여 성과를 인정함
(최종평가위원회 검토사항)

ㅇ SCI(E)급 논문 게재 건수 자율 제시(국가 R&D 연구비 10억당 5편 내외 수준 고려)

- 게재 논문은 기여율 50% 이상인 논문에 한하여 성과를 인정함.
(최종평가위원회 검토사항)

ㅇ JCR 상위 10% 이내 논문 게제 건수 자율제시

ㅇ 본 과제를 통한 석·박사 배출 예상 인원 자율 제시

4. 특기사항

ㅇ 실제 제출하는 과제명은 연구자의 아이디어가 포함될 수 있는 제목으로 작성 및 제출

ㅇ 기존 기술 및 기존 과제와의 차별성을 구체적으로 제시할 것

ㅇ 성능목표 중 자율제시 항목과 수치는 연구 제안자가 자유롭게 제시하되, 객관적인 자료로 제시한 성능목표의 타당성을 입증할 것

ㅇ 소재 및 소자 수준에서 성능목표 달성을 위한 구체적인 전략 제시 및 기존 결과대비 향상도를 명확하게 입증할 것

ㅇ CIM 응용을 고려한 수직 다층 3D 집적 전략, CIM 아키텍처 구조 상세 제시

ㅇ 연차 및 단계별 목표를 자율적으로 설정하되 최종목표 달성 여부를 높은 비중으로 평가에 반영할 것

ㅇ 과제 목표에 부합하도록 소재 및 소자, 회로구현을 위한 연차별 통합추진체계를 구체적으로 제시

ㅇ 제안서 상에 제시된 소자에 대한 선행개발 이력 및 결과 제시 필요

5. 연구개발기간 및 연구개발비

ㅇ 총 연구기간 :  ′24 ~ ′26년 (총 3년)

ㅇ 연구비 : 연 9.4억 원 내외 (′24년 7.83억 원 내외)

※ 연구기간: (1차년)’24.03~’24.12(10개월) / (2차년)’25.1~’25.12(12개월) / (3차년)’26.1~’26.12(12개월)

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

ㅇ 선정 과제 수 : 1개 과제 내외 (단위과제 – 공동 또는 단독)

RFP번호

원천-24-4

공모유형

품목지정형

세부사업명

원천기술개발사업 > 지능형반도체선도기술개발사업 >

차세대지능형반도체기술개발사업

RFP명

후면 전력 공급이 적용된 Complementary FET (C-FET) 개발

PM분야

반도체디스플레이단

보안과제

여부

일반

1. 추진배경

□ 추진배경

ㅇ MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 소자/공정 기술은, 지속적인 scaling-down을 통해 성능 향상을 이루어왔음. 2003년 stress-engineering 핵심 공정 기술 도입, 2007년 high-k/metal-gate (HK/MG) 핵심 공정 기술 도입, 2011년 3차원 반도체 소자 구조 (fin-shaped FET, or FinFET) 도입을 통한 트랜지스터 아키텍쳐 혁신, 2022년 FinFET보다 진일보된 Gate-All-Around (GAA) FET 구조 도입 등 혁신적인 공정 및 소자 기술을 통해 10nm 이하급 첨단 반도체 소자/공정 기술 개발을 성공적으로 달성해옴.

ㅇ 주어진 집적회로 칩 평면상에 CMOS (Complementary Metal Oxide Semiconductor) 소자를 제작(Front-End-of-Line, or FEOL 공정)하고, 그 소자들을 상호 연결 (Back-End-of-Line, or BEOL 공정)하는 전통적인 방식을 탈피하는 기술 혁신이 가까운 장래에 요구됨, 3D NAND 구조와 유사하게, n-type/p-type MOSFET 소자들을 위/아래로 적층함으로써, 단일 로직 소자가 차지하는 유효한 칩 면적을 지속적으로 줄이는 기술 혁신이 필요함. 이를 위한 여러 기술 후보들 중, 최근 Complementary FET (C-FET)이 차세대 반도체 소자 구조로 주목을 받고 있음.

ㅇ 최근, 국내외 첨단 파운드리 기업들의 미래 소자/공정 기술 로드맵을 살펴보면, C-FET, 3DS FET으로 불리는, 적층형 반도체 소자 구조 및 공정 기술 개발에 투자하고 있는 것을 확인할 수 있음.

ㅇ C-FET 소자 구조를 위한 집적 공정 기술은 모놀리식(monolithic) C-FET과 시퀀셜 (sequential) C-FET으로 크게 나누어짐. 모놀리식 C-FET은 하부 채널의 epitaxial 성장 후 1층과 2층을 절연하는 dielectric layer를 증착한 뒤, epitaxial 성장 기술을 활용해서 상부 채널 영역을 성장하는 방식으로 C-FET을 제작함. 반면, 시퀀셜 C+FET는 상/하부 소자를 별도의 wafer에서 제작한 후, die-to-die (wafer-to-wafer) hybrid bonding 기술을 적용해, 상/하부 소자를 연결하는 방식으로 C-FET을 제작함.

ㅇ 20A 이하급 반도체 소자/공정 기술의 경우, 금속 배선 내 IR drop이 상당한 바, signal integrity 확보를 위해, Back-Side Power Delivery (BSPDN)을 차세대 BEOL 공정 기술로 요구하고 있음. Intel Foundry Service (IFS)의 경우, PowerVIA라는 BSPDN 기술을 GAAFET 소자 (a.k.a., Ribbon FET)에 적용하고자 함. 세계 최고 수준 파운드리 기업인 대만 TSMC의 경우, 높은 수율 (> 80 %)을 가진 최첨단 초미세공정 기술을 바탕으로, Apple/Nvidia/AMD/퀄컴/미디텍과 같은 대형 팹리스 고객을 지속적으로 유치하고 있음.

ㅇ 국내 파운드리 미래 기술 경쟁력 확보를 위해, 기존 CMOS 소자/공정 기술과 호환 가능한 3차원 적층 소자 구조 및 BSPDN 선행 기술 확보가 매우 시급함.

ㅇ 국내 팹 시설을 활용하여, wafer-level C-FET 제작을 위한 인프라를 구축하고, 향후 설계자가 C-FET-based chip을 제작할 수 있는 인프라를 구축해야 함.

□ 기획 주안점

ㅇ n-type/p-type MOSFET 소자를 상/하부층에 집적한 C-FET을 구현하고, C-FET 개별 소자 특성 및 C-FET-based inverter 등 기본 디지털 회로 블록의 동작 특성을 국내 팹 시설 등에서 구현/검증해야 함.

ㅇ 상/하부층 소자에 직접 구동전압을 연결할 수 있는 BSPDN을 설계/제작하여, C-FET에 안정적인 전압을 공급할 수 있어야 함.

ㅇ 시퀀셜 C-FET 소자의 경우, (1) wafer 뒷면에서부터 wafer 표면으로 이어지는 BSPDN 설계 및 공정 기술 개발, (2) 개별 wafer에서 제작한 FinFET, planar bulk MOSFET 집적 공정 기술 개발, (3) 두 장 이상의 wafer (die)를 wafer-to-wafer (die-to-die) bonding 시킬 수 있는 hybrid-bonding 기술 개발을 통해, C-FET 소자 및 C-FET-based digital circuit blocks를 제작/구현해야 함.

2. 연구개발목표

ㅇ 최종 목표 :

- 후면전력공급이 적용된, NMOS/PMOS가 수직집적 된 C-FET 소자 설계 및 집적 공정 개발 및 검증

ㅇ 세부목표 :

- C-FET 소자 및 공정 기술 개발

· 다양한 C-FET 소자 아키텍쳐 및 이를 구현할 수 있는 모노리식 및 시퀀셜 공정(하이브리드 본딩 등 자율제시 가능)을 연구자가 자유롭게 제안

· 후면전력공급망을 통해 전원 라인 (metal line for VDD)이 FEOL 소자 하단부에 위치하는 BSPDN 공정 기술 개발 (3nm급 파운드리 공정 기술에서 사용하는 VDD/GND metal line의 물리적 크기와 유사한 수준을 목표로 설정하면 좋으나, 하층부 baseline 소자 제작을 위한 공정 기술 노드에 알맞는 수준의 metal line의 물리적 크기도 가능하며, 후면전력 공급 metal line의 대략적인 두께, 비저항, 길이, 단면적 제시 필요)

· 하층부 CMOS 소자는 기존 실리콘 CMOS 공정을 최대한 활용하되 (예: planar bulk MOSFET, FinFET, GAAFET 등), 하층부 기판 소재부터 상/하층부 소자 및 관련 공정은 연구자가 자유롭게 제안 가능 (예: 500nm planar bulk MOSFET을 하층부 소자로 사용 시, 상층부 소자는 하층부 소자와 compatible한 수준의 미래 소자가 제안되어야 함) 단, 지나치게 큰 크기의 소자로 현실성이 떨어지는 제안은 지양

· 상/하층부의 N/PMOS 위치는 연구자가 자율 제시하되 근거의 타당성 제시 필요

· 연구자가 제안하는 C-FET 아키텍쳐 구현에 필요한 필수 단위 공정 개발이 필요하다면 (예: atomic layer etching (ALE) 기술, Si/SiGe 증착 기술 등), 해당 기술을 제안서의 일부 개발 항목으로 제안 가능

· 하층부 소자는 실리콘 기반 CMOS 소자를 사용하되 상층부 소자는 다양한 소재(실리콘 이외 신소재 포함) 혹은 그에 기반한 소자로 제안 가능

- C-FET 소자 특성 및 모델링

· 기존 CMOS inverter 대비, CFET-based inverter의 면적은 30% 이상 감소 필요

· 기존 CMOS 공정 대비 전력 및 성능 향상 위한 집적공정 제안 및 정량 목표 자율 제시 (예: 동일 동작 속도에서 전력 소모 30% 감소 또는 동일 전력 소모에서 동작 속도 10% 증가 등)

· N/PMOS의 on-/off-current ratio : 105 이상

· N/PMOS의 SS ~ 100mV/dec 이하, DIBL < 100 mV/V

· N/PMOS의 power supply voltage ~ 2 V 이하

· N/PMOS의 physical dimension: 250 nm CMOS 공정 이하 권고

· C-FET-based ring oscillator (RO)의 동작주파수는 기존 RO (즉, C-FET에 사용된 공정 노드 기반으로 제작한 RO)보다 약 5 ~ 10% 향상된 동작 주파수 구현

· On-state drive current : ITRS (또는 IRDS) 로드맵 참고해서 정량 목표 제안

· 동일 footprint에서, 하부 실리콘 소자와 상부 소자 간의 On 전류 및 문턱전압 (threshold voltage) 매칭을 위한 기술 개발 전략 제시 필요 (소자 feasibility 확보 및 원천 기술 확보 방향으로 접근 필요)

· 제안/구성한 소자의 특성 예측, 정량적 평가 및 동작 이해를 위한 이론적인 모델링 연구 방안 제시(TCAD, 콤팩트 모델 등)

[참고] 국내외 관련 기술 주요 성능지표

평가 항목 (주요 성능)	단위	세계 최고수준 보유국/보유기업	연구개발 전국내 수준	목표설정 근거
		성능수준	성능수준
1. 동작 전압	V	VDD = 0.65 V	-	“Process Innovations for Future Technology Nodes with Back-Side Power Delivery and 3D Device Stacking” 2023 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA
2. Frequency at the same power	%	5~10%	-	“Process Innovations for Future Technology Nodes with Back-Side Power Delivery and 3D Device Stacking” 2023 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA
3. Subthreshold swing	mV/dec	~ 70 mV/dec	-	“Process Innovations for Future Technology Nodes with Back-Side Power Delivery and 3D Device Stacking” 2023 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA

3. 성과목표

ㅇ 차세대 N/PMOS 수직 적층형 C-FET 소자를 제작할 수 있는 소재 및 집적 공정 관련 원천 기술을 개발하고 이를 이용하여 소자 제작 및 동작 검증

ㅇ 국내·외 특허 출원 및 등록 자율 제시(국가 R&D 연구비 10억당 출원 4건/등록 2건 내외 수준 고려)

- 출원 및 등록 특허는 기여율이 50% 이상인 특허에 한하여 성과를 인정함
(최종평가위원회 검토사항)

ㅇ SCI(E)급 논문 게재 건수 자율 제시(국가 R&D 연구비 10억당 5편 내외 수준 고려)

- 게재 논문은 기여율 50% 이상인 논문에 한하여 성과를 인정함.
(최종평가위원회 검토사항)

ㅇ JCR 상위 10% 이내 논문 게제 건수 자율제시

ㅇ 본 과제를 통한 석·박사 배출 예상 인원 자율 제시

4. 특기사항

ㅇ 제안서 상에 제안한 소자의 선행 IP 혹은 결과 제시 필요

ㅇ 국내 소자/공정 기업 및 장비 회사와의 협업 장려

ㅇ 실제 제출하는 과제명은 연구자의 아이디어가 포함될 수 있는 제목으로 연구계획서 제출

ㅇ 복수의 공동연구과제 또는 위탁과제를 통한 역할 분담 가능

ㅇ 개발된 공정을 활용하여 C-FET 소자 개발 및 특성 평가가 포함되어야 함

ㅇ 최종 개발된 C-FET은 국내 팹 시설에서 재현 가능해야 하며, 이에 기반하여 C-FET 기반 집적회로 칩 설계 인프라를 제공할 수 있어야 함.

ㅇ 과제 목표에 부합하도록 소재 및 소자 구현을 위한 연차별 통합추진체계를 구체적으로 제시

5. 연구개발기간 및 연구개발비

ㅇ 총 연구기간 :  ′24 ~ ′26년 (총 3년)

ㅇ 연구비 : 연 9.4억 원 내외 (′24년 7.83억 원 내외)

※ 연구기간: (1차년)’24.03~’24.12(10개월) / (2차년)’25.1~’25.12(12개월) / (3차년)’26.1~’26.12(12개월)

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

ㅇ 선정 과제 수 : 1개 과제 내외 (단위과제 – 공동 또는 단독)

RFP번호

원천-24-5

공모유형

품목지정형

세부사업명

원천기술개발사업 > 지능형반도체선도기술개발사업 >

차세대지능형반도체기술개발사업

RFP명

저전력 3D 집적 2T-DRAM 소자 어레이 기술 개발

PM분야

반도체디스플레이단

보안과제

여부

일반

1. 추진배경

□ 추진배경

ㅇ 1T1C 구조 기반 DRAM에서 공정 미세화 한계를 극복하기 위해 capacitor의 정전용량 확보는 필수적이나 기존의 capacitor 기술을 대체할 수 있는 소재 및 구조의 개발은 답보 상태임. 특히, 고종횡비를 갖는 캐패시터 구조의 안정적인 구현과 동시에 scaling 된 storage node 내 5 nm 이하 두께의 캐패시터 유전막을 이용하여 요구되는 커패시터 성능 확보는 현실적으로 매우 어려우며 DRAM의 지속적인 scale down을 위한 가장 큰 hurdle 로 작용할 수밖에 없음.

ㅇ DRAM의 전하저장 소자인 커패시터의 한계를 극복하기 위해 신소재, 신구조 기반 capacitor-less DRAM 소자 기술이 제안되고 있으며 이는 DRAM과 같은 휘발성 메모리 소자가 직면한 스케일링 한계를 극복할 수 있는 대안 기술로 주목받고 있음.

ㅇ Floating-body 1T DRAM (A2RAM), meta-stable dip RAM (MSDRAM), Zero-ionization zero-swing FET (Z2-FET)과 같이 다양한 capacitor-less 1T-DRAM 컨셉이 제안되었으나, retention time이 매우 짧은 등 기존 1T1C-DRAM 수준의 동작 특성을 확보하는데 한계가 있음.

ㅇ 2T-DRAM은 1T1C-DRAM과 달리 전하를 storage Tr.의 게이트에 저장하는 소자로 게이트 전하 저장 여부에 따라 Tr.의 on/off가 결정되며, non-destructive readout이 가능하다는 장점을 가지고 있음. 또한 사용하는 transistor의 채널 소재 및 구조에 따라 수직집적구조 구현이 가능하여 DRAM 소자 개발의 패러다임을 바꿀 수 있는 유망한 대안임.

ㅇ 기존의 2T-DRAM의 연구 과제는 시뮬레이션 위주의 연구 내용을 주로 하고 있고, 수직집적구조가 가능한 비실리콘계 채널 소재 및 소자 구조에 대한 국내 연구수준은 발아상태이므로 새로운 채널 소재를 이용한 낮은 누설전류 특성의 Tr 구현 기술 및 이를 기반으로한 수직집적형 2T-DRAM 소자 구현 기술에 대한 통합적인 연구가 필요함.

□ 기획 주안점

ㅇ 수직집적형 2T-DRAM 구현을 위해 비실리콘계 채널 소재를 사용한 transistor를 제작하여 그 동작 특성을 검증해야 함. 비실리콘계 채널 소재는 기존의 산화물 반도체 외에도 낮은 누설전류 및 빠른 동작 속도를 담보할 수 있는 새로운 채널 소재를 제안하여 그 성능을 검증해야 함.

ㅇ Gate Tr.과 Storage Tr.을 수직적층 할 수 있는 소자 구조 및 실제로 이를 구현하기 위한 process flow를 제안하여, 제안된 소자의 단위 cell에서의 DRAM 동작 특성을 검증해야 함.

ㅇ 2T-DRAM 소자의 고집적화를 위해, 제안하는 단위 공정의 적합성을 제안하여야 하며, 반복 구동에 의한 전하 손실 및 열화를 개선할 수 있는 소재 및 구조 개발 (소자 신뢰성) 함.

ㅇ 웨이퍼 레벨의 소자 집적 가능성을 확인하기 위하여 1K 이상의 array 구조를 구현하여 array 산포 및 수율을 정량목표 기반으로 자율 제시함.

2. 연구개발목표

ㅇ 최종 목표 :

- 현행 1T1C-DRAM의 동작 특성 및 신뢰성을 갖는 Capacitor-less 2T-DRAM의 3차원 집적 기술 개발 및 어레이 집적을 통한 소자 동작 특성 검증

ㅇ 세부목표 :

- 2T-DRAM 소자 구조 및 채널 소재 개발

: 2T-DRAM 동작 특성 고도화를 위한 gate Tr., Storage Tr. 채널 소재 선정 및 공정 최적화

· 초극박막 채널 소재 (channel thickness < 1.5 nm)

· Ion > ~10-6 A/㎛ Ioff < ~10-12 A/㎛ (Ion/Ioff ≥ ~106)

· Vth < ~∣1.5 V∣

· SS < ~200 mV/dec.

· μFE ≥ ~20 cm2/V·s

: 3차원 집적이 가능한 소자 구조 제안 및 제안된 구조에서 제안된 cell 특성 구현 기술 개발 (가능한 소자 구조 및 실제 구현 가능한 단위 cell size 필수 제시)

· 소자 구조 및 feature size (ex: 4F2, 6F2) 및 실제 구현 가능한 단위 cell size (수직형) 제시 (ex: 15 nm x 15 nm)

- 3D 적층 2T-DRAM 소자 구현을 위한 박막 Tr.의 3차원 집적 공정 기술 개발

· 공정온도  < 350 oC

· 단차피복성  > 95%

- 3D 적층 2T-DRAM 어레이 구현 및 성능 검증

· 대기 전력 < 1 pW

· 쓰기 시간 ≤ 10 ns

· Retention ≥ 100 s

· Endurance ≥ 1010

· Array 사이즈 ≥ 1K

· Array 산포도 < 10%

· 동작 수율 > 70%

· 수직 집적 구조/공정 제시

· 소자 적층 수 ≥ 2단 이상

[참고] 국내외 관련 기술 주요 성능지표

평가 항목 (주요 성능)	단위	세계 최고수준 보유국/보유기업	연구개발 전국내 수준	목표설정 근거
		성능수준	성능수준
1. 동작 전압	V	WWL = 0.5 V	WWL = 1.5 V
2. 쓰기 시간	ns	< 10 [1]	20 [3]	[1] 2021 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2021, pp. 10.6.1-10.6.4 [3] 2023, 대한전자공학회 학술대회, 494-496
3. Retention	ms	1x106 [1]	1.56 [3]	[1] 2021 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2021, pp. 10.6.1-10.6.4 [3] 2023, 대한전자공학회 학술대회, 494-496
4. Endurance	회	1012 [2]	-	[2] 2022 International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2022, pp. 26.5.1-26.5.4

3. 성과목표

ㅇ 소자에 대한 원천기술을 확보하고, 어레이 집적화 공정을 통한 성능 검증

ㅇ 국내·외 특허 출원 및 등록 자율 제시(국가 R&D 연구비 10억당 출원 4건/등록 2건 내외 수준 고려)

- 출원 및 등록 특허는 기여율이 50% 이상인 특허에 한하여 성과를 인정함
(최종평가위원회 검토사항)

ㅇ SCI(E)급 논문 게재 건수 자율 제시(국가 R&D 연구비 10억당 5편 내외 수준 고려)

- 게재 논문은 기여율 50% 이상인 논문에 한하여 성과를 인정함.
(최종평가위원회 검토사항)

ㅇ JCR 상위 10% 이내 논문 게제 건수 자율제시

ㅇ 본 과제를 통한 석·박사 배출 예상 인원 자율 제시

4. 특기사항

ㅇ 실제 제출하는 과제명은 연구자의 아이디어가 포함될 수 있는 제목으로 연구계획서 제출

ㅇ 복수의 세부과제 또는 위탁과제를 통한 역할 분담 가능

ㅇ 제안서 상에 기확보된 선행 결과 제시 필요

ㅇ 과제 목표에 부합하도록 소재 및 소자, 회로구현을 위한 연차별 통합추진체계를 구체적으로 제시

5. 연구개발기간 및 연구개발비

ㅇ 총 연구기간 :  ′24 ~ ′26년 (총 3년)

ㅇ 연구비 : 연 9.4억 원 내외 (′24년 7.83억 원 내외)

※ 연구기간: (1차년)’24.03~’24.12(10개월) / (2차년)’25.1~’25.12(12개월) / (3차년)’26.1~’26.12(12개월)

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

ㅇ 선정 과제 수 : 1개 과제 내외 (단위과제 – 공동 또는 단독)

RFP번호

원천-24-6

공모유형

품목지정형

세부사업명

원천기술개발사업 > 지능형반도체선도기술개발사업 >

차세대지능형반도체기술개발사업

RFP명

저항변화 소자 기반 1,000 TOPS/W 급 3차원 구조

하드웨어 인공신경망 개발

PM분야

반도체디스플레이단

보안과제

여부

일반

1. 추진배경

□ 추진배경

ㅇ 최근 GPT-3와 같은 초거대 인공신경망이 혁신적인 성과를 거두고 있으나, 그 운영에 있어 막대한 에너지를 소모하여 이를 낮출 수 있는 기술 개발의 필요성이 대두되고 있음

ㅇ 이와 관련하여 활발하게 연구되고 있는 하드웨어 기반 차세대 소자는 인간의 두뇌 모사형 컴퓨팅 방식을 취하고 있으며, 그 핵심 구성 소자인 뉴런과 시냅스는 2 단자 기반의 저항 변화 소자를 통해 모사하려는 연구가 주를 이루고 있음

ㅇ 2 단자 기반의 저항 변화 소자는 Crossbar 구조를 통해 고집적화에 유리하며, 이는 인간의 두뇌 모사형 컴퓨팅 방식을 취함에 있어 병렬적인 연산에 적합하다 할 수 있음

ㅇ 하지만, 저항 변화 소자의 낮은 신뢰성으로 인해 고집적 Crossbar 소자에서 동작의 정확성 및 낮은 연산 효율을 보여 이를 위한 실제적 대응을 위한 연구 개발의 필요성이 대두되고 있음

ㅇ 관련한 초거대 인공신경망의 state-of-the-art는 CMOS 기반의 computing-in-memory를 통해 818 TOPS/W를 보고하고 있으며, (일본, KEIO University) 국가 주요 산업으로서의 반도체 위상을 공고히 하기 위해 이를 능가하는 연산 효율의 고집적 하드웨어 인공신경망의 개발에 관한 기술을 선점할 필요가 있음

ㅇ 이를 위해 핵심 단위 소자로부터 고집적 소자에 이르는 전방위적인 연구를 통해 단기간에 1,000 TOPS/W의 연산 효율을 상회 하는 하드웨어 인공신경망의 개발이 필요함

□ 기획 주안점

ㅇ 본 연구과제를 통해 Deep Neural Network (DNN) 기반 단위 어레이 구현을 목표로 함

ㅇ 세계 최고 수준의 저항변화 소자 기반 하드웨어 인공신경망의 연산 효율(1000 TOPS/W 급)을 달성하기 위해 연구 기간을 5년 (3년+2년)으로 함

- 3차년도 : 어레이 검증 및 알고리즘, HW wire 연결을 통한 성능 확인

- 5차년도 : one-chip 집적화 및 테스트 실증 기반 성능 검증

ㅇ (소자 기술) 상용화 가능성을 충분히 예단할 수 있는 수준의 고집적 소자의 제작 및 실험적 실증 연구가 필요함

ㅇ 높은 연산 효율과 응용 분야에 대한 활용성(예: 인식 정확도 등)을 동시에 달성할 수 있는 소자 검증을 본 과제의 중요한 목표로 함

ㅇ 저항 변화 소자의 양산 수준의 동작 신뢰성을 확보함과 동시에 3차원 구조의 Crossbar 소자에 적용하여 고집적화의 가능성을 실증할 필요가 있음

ㅇ 제작된 고집적 Crossbar 소자를 통해 이론적 계산이 아닌 실험적 결과를 통한 연산 효율 및 높은 활용도를 도출하고 이것이 기성 소자 대비 경쟁력을 가짐을 제시할 필요가 있음 (연산 효율 1,000 TOPS/W 급)

ㅇ 연구과제 종료 시 최종 결과를 판단함에 있어 모든 정량 목표 항목의 평가가 실측을 통해 검증될 필요가 있음

ㅇ 연구 과제의 최종 목표를 달성하기 위한 세부적인 방법론을 연구자별로 자율적으로 제시하여, 연구의 체계성 및 구현 가능성을 충분히 입증하여 본 연구 과제 기간 내 가시적인 성과를 얻을 수 있음을 보일 필요가 있음

2. 연구개발목표

ㅇ 최종 목표 : 저항변화 소자 기반 1,000 TOPS/W 급 3차원 구조 하드웨어 인공신경망 개발

- 1단계 (’24~’26, 34개월)

· 저항 변화 소자에 기반한 인공신경망 내 핵심 단위 소자들의 동작 신뢰성 검증

· 3차원 구조 고집적 Crossbar 구현

· 고성능/저전력/고집적 동작이 가능한 하드웨어 인공신경망 아키텍처 개발

- 2단계 (’27~’28, 24개월)

· 저항 변화 소자에 기반한 인공신경망 내 핵심 단위 소자 고도화

· 3차원 구조 고집적 Crossbar 고도화

· 1,000 TOPS/W 급으로 동작이 가능한 하드웨어 인공신경망 구현

ㅇ 세부목표 :

(1) 1단계 목표  (’24~’26, 34개월)

- ① 저항 변화 소자에 기반한 인공신경망 내 핵심 단위 소자들의 동작 신뢰성 검증

· 다양한 저항 변화 소자의 소재 및 구동 방식에 대한 연구자의 자율적인 선택과 해당 소자의 고집적 하드웨어 기반 인공신경망을 위한 성능 및 동작 신뢰성 항목을 하기 예시를 포함하여 자율제시

(예: 소자 구조 (1-transistor+1-resistor, 1-selector+1-resistor, Self-rectifying, Flash 메모리 등), 시냅스 모사 동작의 선형성/대칭성, 뉴런–시냅스 소자 간 동작의 정합성, Endurance 및 retention 등)

(정량 목표 항목 예시)

평가 항목 (단위소자)	단위	성능수준	비고
동작 전압	V	< 3	DC bias 기준 (Writing 시)
동작 전류	uA	< 10	DC bias 기준 (Writing 시)
Retention	hour	> 2	@ 85 ℃
Endurance	회	> 109	@ Room temperature
Write latency	ns	< 500
Read latancy	ns	< 100
Device-to-device distribution (distribution/mean)	%	< 20	동작 전압
	%	< 20	동작 전류
	%	< 20	읽기 전류

· 소재 및 소자에 대한 공정 방법, 소자 구조 및 특성은 연구자가 자율 제시

(예: 최적화된 소재 확보, 소재의 박막 공정 방법, 3차원 Crossbar의 집적도 및 개별 cell들의 accessing 방법, 인공신경망 구현 방법 등)

- ② 3차원 구조 고집적 Crossbar 구현

· Crossbar 소자의 1단계 집적도는 목표 연산 효율 및 단위 소자 성능을 고려하여 연구자가 자율 제시

(예: Perceptron layer 수, 각 Layer의 집적도 및 전체 집적도 등)

· 하기 연산 효율 및 응용 분야에 대한 정량 목표 항목을 포함하여 연구자가 자율 제시

(정량 목표 항목 예시 - 집적 소자)

평가 항목 (단위소자)	단위	성능수준	비고
집적도	kb	> 0.5
연산효율	TOPS/W	> 100	연산조건 / 산출근거 제시
응용분야	-	1 종 이상 응용 분야에 대해 목표 정확도 자율 제시	MNIST 패턴인식 / 음성인식 등
Device-to-device distribution in array (distribution/mean)	%	< 20	Operation voltage (집적 소자 內 전수조사)
	%	< 20	Operation current (집적 소자 內 전수조사)
	%	< 20	Reading current (집적 소자 內 전수조사)

- ③ 고성능/저전력/고집적 동작이 가능한 하드웨어 인공신경망 아키텍처 개발

· 고성능/저전력/고집적 동작이 가능한 인공신경망 아키텍처 구현을 위한 알고리즘 개발

* 단위 핵심 소자에 기반하여 아날로그 혹은 디지털 방식으로 효율적으로 구현하기 위한 알고리즘 개발

* 개발된 알고리즘과 단위 핵심 소자 동작에 대해 상보적 검증

· 단계 평가시 수백 TOPS/W 수준의 데모 구현 및 최종목표 달성 가능성 자율 제시

(예시)

* 하드웨어 기반 인공신경망을 MLP (Multi Layer Perceptron) mixer로 구현하는 방안 도출

* MLP mixer를 구현하였을 때 최종적으로 1,000 TOPS/W 급으로 훈련이 가능한 시냅스 소자 및 회로 아키텍처 제안

* MLP mixer 훈련을 신소자에 기반하여 아날로그 방식으로 효율적으로 구현하기 위한 알고리즘 개발

(2) 2단계 목표  (’27~’28, 24개월)

- ① 저항 변화 소자에 기반한 인공신경망 내 핵심 단위 소자 고도화

· 최종단계 집적화를 위한 1단계 개발소자의 성능 고도화 및 동작 신뢰성 항목을 하기 예시를 포함하여 자율제시

(정량 목표 항목 예시)

평가 항목 (단위소자)	단위	성능수준	비고
동작 전압	V	< 3	DC bias 기준 (Writing 시)
동작 전류	uA	< 1	DC bias 기준 (Writing 시)
Retention	hour	> 2	@ 100 ℃
Endurance	회	> 1012	@ Room temperature
Write latency	ns	< 100
Read latancy	ns	< 50
Device-to-device distribution (distribution/mean)	%	< 5	동작 전압
	%	< 5	동작 전류
	%	< 5	읽기 전류

- ② 3차원 구조 고집적 Crossbar 고도화

· Crossbar 소자의 최종 집적도는 목표 연산 효율 및 단위 소자 성능을 고려하여 연구자가 자율 제시

(예: Perceptron layer 수, 각 Layer의 집적도 및 전체 집적도 등)

· 하기 연산 효율 및 응용 분야에 대한 정량 목표 항목을 포함하여 연구자가 자율 제시

(정량 목표 항목 예시 - 집적 소자)

평가 항목 (단위소자)	단위	성능수준	비고
집적도	kb	> 1
연산효율	TOPS/W	> 1,000	연산조건 / 산출근거 제시
응용분야	-	2 종 이상 응용 분야에 대해 목표 정확도 자율 제시	MNIST 패턴인식 / 음성인식 등
Device-to-device distribution in array (distribution/mean)	%	< 5	Operation voltage (집적 소자 內 전수조사)
	%	< 5	Operation current (집적 소자 內 전수조사)
	%	< 5	Reading current (집적 소자 內 전수조사)

- ③ 1,000 TOPS/W 급으로 동작이 가능한 하드웨어 인공신경망 구현

· (수직 적층 단위 어레이 + 주변 하드웨어 + 알고리즘)을 칩단위로 집적화함으로써, 초병렬연산 아키텍쳐 구현 및 성능평가

[참고] 국내외 관련 기술 주요 성능지표

평가 항목 (주요 성능)	단위	세계 최고수준 보유국/보유기업	연구개발 전국내 수준	목표설정 근거
		성능수준	성능수준
연산효율	TOPS/W	818 (일본)	13.7 TFLOPS/W (카이스트)	[1] arXiv:2302.06463, Japan, January 2023, [2] 2021 Symposium on VLSI Circuits, Kyoto, Japan, 2021, pp. 1-2,
응용분야	%	CIFAR-10 95.8 (일본)	CIFAR-10 91.1 (카이스트)	[2] 2021 Symposium on VLSI Circuits, Kyoto, Japan, 2021, pp. 1-2,

3. 성과목표

ㅇ 1,000 TOPS/W급의 정량적 목표를 상회 하는 Crossbar 집적 소자의 실증적 검증을 필수로 하며, 단위 소자의 특성에 기반한 집적 소자의 동작 예측/시뮬레이션 검증은 지양함

ㅇ 연구자가 제시한 저항 변화 소자의 동작 특성은 최종 소자의 1,000 TOPS/W급의 연산 효율 및 응용 분야에서의 실용성을 동시에 달성할 수 있도록 합리적으로 설정 및 제시

ㅇ 개발한 Crossbar array의 효율성을 설계한 회로를 적용하여 검증

ㅇ 국내·외 특허 출원 및 등록 자율 제시(국가 R&D 연구비 10억당 출원 4건/등록 2건 내외 수준 고려)

- 출원 및 등록 특허는 기여율이 50% 이상인 특허에 한하여 성과를 인정함
(단계, 최종평가위원회 검토사항)

ㅇ SCI(E)급 논문 게재 건수 자율 제시(국가 R&D 연구비 10억당 5편 내외 수준 고려)

- 게재 논문은 기여율 50% 이상인 논문에 한하여 성과를 인정함
(단계, 최종평가위원회 검토사항)

- 파운드리 및 준 파운드리급 시설을 이용하여 칩의 일부를 제작하는 경우 해당 제작 비용을 제외하고 잔여 연구비에 대해 10억당 3편 기준을 적용함

ㅇ JCR 상위 10% 이내 논문 게제 건수 자율제시

ㅇ 본 과제를 통한 석·박사 배출 예상 인원 자율 제시

4. 특기사항

ㅇ 실제 제출하는 과제명은 연구자의 아이디어가 포함될 수 있는 제목으로 연구계획서 제출

ㅇ 과제 목표에 부합하도록 소재 및 소자, 회로 구현을 위한 연차별/단계별 통합추진체계를 구체적으로 제시

ㅇ 복수의 공동과제 또는 위탁과제를 통한 역할 분담 가능

ㅇ 회로 및 시뮬레이션 전문가를 포함하여 회로 구현 및 실용화 가능성 점검 필요

ㅇ 제안서 상에 제시된 소자에 대한 선행개발 이력 및 결과 제시 필요

ㅇ 제안된 모든 정량적 목표의 검증은 시뮬레이션이 아닌 집적 소자 내 실측을 통해 이루어져야 함

ㅇ 설정된 정량 목표 항목들 중 2가지 이상은 세계 최고 수준을 능가할 필요가 있음

ㅇ 1단계 연구 결과를 평가하여 2단계 계속지원 여부를 결정함

- 과제계획서 제출 시 단계별 개발 계획 및 실행 계획을 구체적으로 제시해야 함

5. 연구개발기간 및 연구개발비

ㅇ 총 연구기간 :  ′24 ~ ′28년 (총 5년)

※ (1단계) ’24.3-’26.12(34개월) & (2단계) ’27.1-’28.12(24개월)

ㅇ 연구비 : 연 9.4억 원 내외 (′24년 7.83억 원 내외)

※ 1단계 : 1차년도 7.83억원 / 2차년도 9.4억원 / 3차년도 9.4억원

※ 2단계 : 4차년도 9억원 / 5차년도 9억원

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

ㅇ 선정 과제 수 : 1개 과제 내외 (단위과제 – 공동 또는 단독)

RFP번호

원천-24-7

공모유형

품목지정형

세부사업명

원천기술개발사업 > 지능형반도체선도기술개발사업 >

차세대지능형반도체기술개발사업

RFP명

스파이킹 신경망 연산가속용 신소자 기반 뉴로모픽 이벤트 프로세싱 시스템 개발

PM분야

반도체디스플레이단

보안과제

여부

일반

1. 추진배경

□ 추진배경

ㅇ 심층신경망(DNN: Deep Neural Network)은 딥러닝의 모델로, 최근 거대언어모델을 포함한 매우 다양한 분야에 적용 가능한 학습/추론 모델이며, 성능 고도화를 위해 심층신경망의 규모(깊이, 크기)가 급속히 커지는 추세임

ㅇ 심층신경망의 규모 증가에 따른 신경망 연산복잡도의 기하급수적 증가로 인해 현재 심층신경망 연산가속 하드웨어인 GPU에 대한 수요가 크게 증가하고 있는 상황이며, 이 추세는 당분간 이어질 것으로 예상됨

ㅇ 막대한 연산복잡도를 가지는 심층신경망의 대안으로 스파이킹 신경망(SNN: Spiking Neural Network)에 대한 관심이 지속적으로 증가하고 있는 상황이며, 스파이킹 신경망은 노드 간 1b 정보전달을 통해 신경망 모델을 연산하므로, 심층신경망의 32/16b 수준의 노드 간 정보전달 대비 연산의 경량화가 가능한 모델임

ㅇ 뿐만 아니라 스파이킹 신경망은 동작의 희소도(sparsity)가 매우 높은 모델로 연산의 빈도가 심층신경망 대비 현저히 낮아 연산 복잡도를 크게 개선할 수 있는 모델임

ㅇ 하지만 심층신경망 대비 스파이킹 신경망의 장점을 활용하기 위하여 전용 하드웨어인 뉴로모픽 이벤트 프로세서가 필수이며, 뉴로모픽 이벤트 프로세서는 ad hoc 이벤트 라우팅에 기반한 시냅스동작(Synaptic Operation)을 수행하는 프로세서로 매우 낮은 메모리 의존도 및 전력사용 등의 장점이 있음

ㅇ 스파이킹 신경망을 구현하는 뉴로모픽 이벤트 프로세서는 디지털 또는 혼성신호 회로를 이용하여 구성하며, 혼성신호 회로 기반 뉴로모픽 이벤트 프로세서는 디지털 프로세서 대비 전력효율성이 높으나 다양한 뉴런모델 구현 등 모델 재구성에 제한이 존재함

ㅇ SRAM을 메모리로 사용하는 뉴로모픽 이벤트 프로세서는 SRAM의 낮은 정보밀도로 인해 가용 가능한 온칩 메모리 용량이 제한적이므로, SRAM 대비 정보밀도가 높은 RRAM 등의 메모리를 사용 시 온칩 메모리 용량을 개선할 수 있으며, 비휘발성 특성을 이용하여 이상적인 0 W idle power 구현이 가능함

ㅇ 따라서 모델 재구성이 가능하고, 비휘발성 메모리를 온칩메모리로 사용하는 뉴로모픽 이벤트 프로세서의 개발이 필요함

□ 기획 주안점

ㅇ (신소자 기술) 1k이상의 비휘발성 신소자 메모리 어레이를 개발하고, 뉴런 어레이와 동일 die 상 구현하여 고속/저전력/고신뢰성 시냅스 동작을 실증

ㅇ (회로설계 기술) 뉴런모델의 시간상수, 스파이킹 threshold 등의 자유로운 설정이 가능한 혼성신호기반 단위 뉴런회로 및 64개 이상의 뉴런어레이회로 개발 및 집적회로상 동작검증(tech node 자율제시)

ㅇ (단위 뉴로모픽 코어 검증) 신소자 기반 시냅스 어레이와 혼성신호 기반 뉴런어레이를 동일 die상 구성하고 뉴런간의 연결 재구성이 가능 한 단위 뉴로모픽 코어개발 및 집적회로상 동작검증

ㅇ (응용분야제시) 제작한 뉴로모픽 코어의 응용분야를 2종이상 제시하고 분야에서 성공적인 동작검증

2. 연구개발목표

ㅇ 최종 목표 : 1k 이상의 비휘발성 메모리 신소자 어레이를 시냅스 메모리로 사용하는 혼성신호 뉴로모픽 이벤트 프로세서 코어 개발 및 동일 die상 구현한 집적회로 검증

ㅇ 세부목표 :

- 비휘발성 메모리 신소자 기반 1k 이상의 어레이 개발

· 시냅스 소자는 비휘발성 메모리소자이며, 고집적 및 BEOL 집적이 가능한 저온 공정(450도 이하)에 적합한 방식과 선행 연구 결과를 제시할 것

· 제작된 시냅스 소자/어레이의 정량적 목표 수치는 하기 예시를 참고하여 연차별로 자율 제시할 것

* (정량 목표 항목 예시) 동작펄스 전압≤±2 V, 펄스 폭 ≤ 100 ns, 가중치 최대 변화 폭 > 103, retention 10% 이내 변화 (24h 경과) @ 85℃, endurance > 1010 cycle, 가중치 업데이트 소모 에너지 < 100 fJ/cell

* (정량 목표 항목 예시) 어레이 밀도 ≥ 32×32(1k), 시냅스 어레이 셀 수율 > 95%, 시냅스 어레이 소자 가중치 업데이트 산포 < 5% (반복펄스 1000회 기준 가중치 변화량 산포), 웨이퍼(4인치 이상) 레벨에서의 어레이 제작 검증 포함 여부

- 혼성신호 기반 모델 재구성형 뉴런회로 어레이 개발

· 뉴런모델의 시간상수, spiking threshold 등을 자유로이 설정 가능한 모델 재구성형 뉴런회로 어레이를 개발하고 제시한 tech node를 이용하여 집적화하여 집적회로상 동작검증

· 개발할 단위 뉴런회로의 정량적 목표 수치는 하기 사항을 포함해 연차별로 자율 제시할 것

* 동작전력: <10 μW/뉴런, 대기전력: <0.1 μW/뉴런, 뉴런회로 집적도: >104 cm-2, 설정 가능한 시간상수 범위: 10 – 100 ms

* 뉴런 어레이 사이즈 ≥ 64

- 신소자 시냅스 어레이 기반 뉴로모픽 코어 개발 및 집적회로 검증

· 1k 이상의 시냅스어레이 및 64 이상의 뉴런어레이를 동시 집적한 단위 뉴로모픽 코어를 개발하고 자율 제시한 tech node를 이용하여 제작한 집적회로 상 동작을 검증함

* 시냅스동작(SynOP)1) 연산효율성: >0.2TSynOP/W·s

1) 단위 시냅스동작은 소스 뉴런에서 발생한 이벤트를 타겟 뉴런으로 전달하고 가중치를 고려하여 타겟 뉴런의 상태변수를 갱신하는 동작임

· 뉴로모픽 코어 상 뉴런 간 연결의 재구성이 가능해야 함

· MNIST등의 문자 패턴인식, reservoir computing을 적용하여 음성/전압 등의 파형 인식 등 2가지 이상의 응용 분야에서 동작 검증

[참고] 국내외 관련 기술 주요 성능지표

평가 항목 (주요 성능)	단위	세계 최고수준 보유국/보유기업	연구개발전 국내 수준	목표설정 근거
		성능수준	성능수준
1. 시냅스 동작 성능	TSynOP/Ws	스위스/취리히대학 0.19*	-	ISSCC 2022
2. 가중치 업데이트 소모 에너지	fJ/cell	중국/Fudan Univ. 40	성균관대학교 70	Nat. Comm. 2021/ Nat. Comm. 2018
3. 시냅스 어레이 밀도	bit	미국/HP Labs 128 x 64 (8k)	화학연구원 30x30 (<1k)	Nat. Electron. 2018/ Nat. Comm. 2021
* SRAM 크로스바 어레이 구조 @0.5V

3. 성과목표

ㅇ 뉴로모픽 코어 소자의 실증적 검증을 필수로 하며, 단위 소자의 특성에 기반한 집적 소자의 동작 예측/시뮬레이션 검증은 지양

ㅇ 국내·외 특허 출원 및 등록 자율 제시(국가 R&D 연구비 10억당 출원 4건/등록 2건 내외 수준 고려)

- 출원 및 등록 특허는 기여율이 50% 이상인 특허에 한하여 성과를 인정함
(최종평가위원회 검토사항)

ㅇ SCI(E)급 논문 게재 건수 자율 제시(국가 R&D 연구비 10억당 5편 내외 수준 고려)

- 게재 논문은 기여율 50% 이상인 논문에 한하여 성과를 인정함.
(최종평가위원회 검토사항)

ㅇ JCR 상위 10% 이내 논문 게제 건수 자율제시

ㅇ 본 과제를 통한 석·박사 배출 예상 인원 자율 제시

4. 특기사항

ㅇ 실제 제출하는 과제명은 연구자의 아이디어가 포함될 수 있는 제목으로 연구계획서 제출

ㅇ 과제 목표에 부합하도록 소재 및 소자, 회로구현을 위한 연차별 통합추진체계를 구체적으로 제시

ㅇ 복수의 세부과제 또는 위탁과제를 통한 역할 분담 가능

ㅇ 회로 및 시뮬레이션 전문가를 포함하여 회로 구현 및 실용화 가능성 점검 필요

ㅇ 제안서 상에 제시된 소자에 대한 선행개발 이력 및 결과 제시 필요

5. 연구개발기간 및 연구개발비

ㅇ 총 연구기간 :  ′24 ~ ′26년 (총 3년)

ㅇ 연구비 : 연 9.4억 원 내외 (′24년 7.83억 원 내외)

※ 연구기간: (1차년)’24.03~’24.12(10개월) / (2차년)’25.1~’25.12(12개월) / (3차년)’26.1~’26.12(12개월)

※ 연차별 연구비 규모 및 연구기간은 정부예산 사정에 따라 변경 가능

ㅇ 선정 과제 수 : 1개 과제 내외 (단위과제 – 공동 또는 단독)

붙임2		차세대지능형반도체기술개발(소자)사업 개요

□ 사업 목표

○ 기존 반도체 기술 한계를 극복하는 초저전력‧고성능의 미래 반도체 신소자 핵심 원천기술 및 집적 기술 개발

* 사업기간 및 지원규모 : 2020～2029년(10년), 총 2,405억원

□ 추진전략 및 내용

◆ (기본방향) 단순 논문중심연구 지양, 조기 상용화 및 원천 IP 확보

☞ ① 경쟁형 R&D 방식 도입, 단계별 평가, 지속 지원대상 결정 ② 웨이퍼레벨 집적․검증 지원(관련 기술 개발 병행)

➊ 신개념 기초기술(자유공모형)

ㅇ 개발기간 내 집적검증 등 상용화 연계가능성은 낮지만 반도체 패러다임을 바꿀 와해성 혁신아이디어 지원(3년 후 후속 지원 결정, 年 2억원 이내)

※ 기초기술에서 개발된 우수한 성과는 신소자 원천기술로 연계 가능

➋ 신소자 원천기술(Middle up 또는 하향식: 경쟁형 방식)

ㅇ 초저전력, 고성능 목표 구현을 위한 CMOS 공정 정합성을 가진 다양한 원리*의 신소자 기술개발 지원(年 10억원 내외)

* 초저전압, 3차원집적, 로직-메모리융합, 신소자기반아키텍처(미세제어전류와 다른 5개 분류가 융합되어 있는 성격의 과제), 배선융합, 두뇌모사 등

※ Middle up: 사업의 추진배경, 주요 성과목표 등만 간략히 제시하고, 연구내용 및 범위 등 구체적인 내용의 상세 RFP는 작성하지 않는 과제로 ’18년도에 도입

➌ 신소자 집적‧검증기술(하향식)

ㅇ 연구실에서 개발된 단위소자의 상용화 연계를 위한 웨이퍼레벨 집적‧성능 검증 지원(집적공정 및 설계기반기술 개발 등, 年 30억원 내외)

※ 동 사업에서 개발된 신소자 이용 설계툴 및 시스템 구현 개발 지원

□ 사업추진체계

○ 다부처 사업의 특성을 감안하여 분야 간 연계· 협력을 위해 별도의 “사업단(비영리법인)과 전문기관 간 역할분담”을 통한 사업운영

<차세대지능형반도체 사업단 조직도ㅠ>

<사업단-전문기관 간 역할분담>

기능	차세대지능형반도체 사업단	한국연구재단
사업계획 수립	• 연도별 기술개발 방향 및 사업 추진 계획 수립	-
기획	• 과제 간 연계 강화를 위해 소자(과기정통부), 설계(과기정통부, 산업부)는 사업단에서 과제 기획(과제기획 주제 발굴, 상세 RFP 작성 등) • 분야 전문성, 타사업과의 역할분담 등을 위해 제조‧장비(산업부)는 전문기관에서 과제기획(과제기획 주제 발굴, 상세RFP 작성 등) • 세부과제별 기술 자문, 분야 간 연계성 강화 등 사업단에서 조정
평가	• 과제 보완 자문 • 평가기준 및 항목, 가이드라인 제안 • 과제평가 지원(위원 추천 등)	• 과제 접수 • 평가위원회 구성 및 운영 • 과제 선정, 중간, 최종 평가
관리	• 과제 수행 자문 • 세부과제 진도 및 성과관리	• 사업단 진도 및 성과 평가 • 사업비 정산 • 기술료 징수

○「차세대지능형반도체기술개발사업 운영관리규정」마련(과기정통부ㆍ산업부 공통훈령, ’20. 8월)